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请教一个关于verilog delay的问题

字体: 小 中 大 | 打印 发表于: 2008-8-29 15:32    作者: boyzuo    来源: EDA中国门户网站

assign #10 out = in1 & in2

  如果输入的脉冲宽度小于电路的延时（这个例子中是10个时间单位），那么这个脉冲不会影响输出。

比如在时间0， in1和in2都是0，在时间10, out变成1
在时间20， in1 0->1 , 但是在 时间25 in1 1->0. 但是因为脉冲宽度是5，小于10，
所以输出不会变化。

这个对应电路的什么特性？ 有点没搞清楚

我的问题是为什么脉冲小于 assignment delay， 那么这个脉冲不影响输出结果？

我的理解好像组合电路有一个propagation delay，但是印象中没有对输入脉冲宽度的
要求。
可能有些地方我没有理解对？请指正
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最新回复

  • zfhlj (2008-8-30 10:56:16)

    仿真用的吧？
    “比如在时间0， in1和in2都是0，在时间10, out变成1 ”这个啥意思哦

  • lanyabt (2008-8-31 08:28:03)

    你的意思是不是说要模拟一个竞争电路，然后用时序逻辑去取值？
    没怎么看明白你说的意思。

  • lanyabt (2008-8-31 08:33:31)

    明白你的意思了
    assign #10 out = in1 & in2
    #10 个单位时间后赋值
    在这个时间内in2和in1变化不会影响最后的输出
    这些都是仿真用的，其实自己手画个波形就明白了

  • ruiruio4 (2008-8-31 09:29:05)

    对，延迟10个时间单位，这段时间内，输入信号有变化也暂不执行赋值，赋值还是这10过后的运算结果。
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