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求教几个笔试题？？(又有新问题，谢谢回答）

字体: 小 中 大 | 打印 发表于: 2008-9-08 21:09    作者: jhm_seu    来源: EDA中国门户网站

1. What are the effective setup and hold times for the following circuit?  (只会求register的setup and hold time)


11.JPG


A. Tsetup = 4 ns, Thold = 1 ns
B. Tsetup = 3 ns, Thold = 0 ns
C. Tsetup = 3 ns, Thold = 1ns
D. Tsetup = 2 ns, Thold = 0 ns

2. What is the setup at the “din” input pad of the design below?
[size=10.5pt]


222.JPG


[size=10.5pt]a. 11
b. 8
c. 5
d. 10

3. Design a circuit that produces a 10ns pulse for each edge of an input clock, running at 3MHz. Assume you also have access to a 100Mhz clock.

[size=10.5pt]4. y=(A xor B) or (C and D)[size=10.5pt]，只能用[size=10.5pt]INV[size=10.5pt]，[size=10.5pt]NAND[size=10.5pt]，[size=10.5pt]NOR[size=10.5pt]，[size=10.5pt]AND[size=10.5pt]，[size=10.5pt]OR[size=10.5pt]，[size=10.5pt]XOR[size=10.5pt]中[size=10.5pt]的一种来实现，选那种？[size=10.5pt]why[size=10.5pt]？

就先问这些吧，呵呵。

[size=10.5pt]//////////**********************以下是新问题******************************///////////////

[size=10.5pt]下图时一个选通模块，5路输入端要发送数据到3路输出端，   （via S3)
[size=10.5pt]1）任意一个输入端均可以发送数据到任何一个输出端
[size=10.5pt]2）各个输入端是相互独立的，优先级相同，
[size=10.5pt]请为此模块设计一种硬件可实现算法。
[size=10.5pt]1）要求有很好的性能（High performance)
[size=10.5pt]2) 只需描述出实现方法和示意图即可
[size=10.5pt]


111.JPG


[size=10.5pt]我的思路是采用异步FIFO实现，FIFO深度为4，读时钟与写时钟的频率比为3：5。不知道行不行，或者有没有什么更好的方法。望大牛来解答。谢谢了，麻烦大家了。


[ 本帖最后由 jhm_seu 于 2008-9-23 10:32 编辑 ]
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最新回复

  • shaweikang1984 (2008-9-09 10:04:58)

    1.C
    2.没答案，PLL相差没告知
    3.一个RC高通再后接一个史密特门
    4.不会

  • zoneinter (2008-9-09 10:20:01)

    4.NAND,要有非的逻辑，在化简下，（没化错的话）
    简单点看就看中间的or,基本确定NAND

    [ 本帖最后由 zoneinter 于 2008-9-9 10:25 编辑 ]

  • jhm_seu (2008-9-09 15:07:14)

    2楼和3楼的能否详细解释下啊，谢谢啦。

  • zoneinter (2008-9-09 16:15:22)

    前面的按定义做，最后的看这个门能得到什么样的逻辑，感觉上NOR也可以，不过偏向NAND
    实在没想法，可以把题目改成把y=(A xor B) or (C and D)化简为以上逻辑

  • shaweikang1984 (2008-9-09 16:35:37)

    第一个就是套公式拉，setuptime就是dff的setuptime加上你的信号延迟再减去你的时钟delay，holdtime就是dff的holdtime减去你的信号延迟再加上时钟delay
    第二个也一样，套公式，但PLL的相差没给，时钟延迟多少不知道，估计出题的人默认为0了吧
    第三个方法很多的，RC高通加施密特门比较简单，也可以用100M的时钟去采沿，不过注意亚稳态问题

  • HZJoshua (2008-9-09 18:17:34)

    3和4谁能具体解释一下下吗

  • jhm_seu (2008-9-09 19:15:28)

    1.2.4已经想明白了，第三题还不清楚。能具体解释下吗。最好有个图。谢谢了

  • shaweikang1984 (2008-9-09 20:04:46)

  • jhm_seu (2008-9-10 10:50:14)

    还是不太明白，请问9楼，rc高通的输入信号是3Mhz还是100Mhz的时钟？？？
    同时请问下这种问题哪方面的资料会介绍，望推荐点。感觉这方面很欠缺。

  • reset_n (2008-9-10 12:07:01)

    问题3没明白是什么意思？哪位朋友能翻译下嘛？谢谢了

  • qingchuyu (2008-9-10 16:00:08)

    这个电路很有意思,不过不是要求的数字逻辑
    施米特触发器的输出脉宽与器件有很大关系.不可能精确到 10ns

    用100M时钟去检测3M时钟的边沿,3个DFF,一个异或门就行了.

  • jhm_seu (2008-9-10 16:13:37)

    请问12楼怎么保证100Mhz时钟准确检测到3Mhz时钟的边沿？？？

  • cnzhang (2008-9-10 16:22:22)

    回楼上，这是跨越时钟域的问题
    百度：Crossing the abyss: asynchronous signals in a synchronous world


    边缘检测.JPG

  • west.yin (2008-9-11 15:43:38)

    Gao shou

  • jhm_seu (2008-9-11 15:59:59)

    已解决，结题。谢谢大家的帮助

  • reset_n (2008-9-12 12:11:52)

    问题3没明白是什么意思？哪位朋友能翻译下嘛？谢谢了

  • fybh911 (2008-9-12 20:04:20)

    In my opinion
    No.1，we  need calculate  the setup and hold time  the pins IN and CLK   
    Tclk_delay_arrive  - Tdata_delay_arrive =Tsetup_reg=2
    Tclk_arrive - Tdata_arrive = Tsetup
    Tclk_delay_arrive - Tclk_arrive =1
    Tdata_delay_arrive - Tdata_arrive =2
    ---->Tsetup=3.
    Tdata_delay_change  - Tclk_delay_arrive =Thole_reg=1
    Tdata_change  - Tclk_arrive =Thole_reg
    Tdata_delay_change- Tdata_chang=2
    Tclk_delay_arrive-Tclk_arrive=1
    -->   Thold=0
    C

    No.3

    [ 本帖最后由 fybh911 于 2008-9-13 04:33 编辑 ]


    a.JPG

  • Night_Cool (2008-9-12 22:08:39)

    1.c;2.c;
    3.做环行移位寄存器，复位的时候除了一个为1，其他全部为0，33分频就可以,完整的3M时钟的周期是333.333ns,你要做只能拿PLL了。
    4.NAND，任何电路都可以由NAND和非门构成，NAND的2个输入端相同的时候就是个非门。

    [ 本帖最后由 Night_Cool 于 2008-9-13 11:28 编辑 ]

  • hitten (2008-9-13 17:41:40)

    请教一下六楼的，时需计算理论怎么得来的。没明白啊

  • yel27 (2008-9-20 15:47:02)

    楼主莫非是阿斯科from seu的高人？
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