空间管理您的位置: EDA中国门户网站 » NickQ的技术：ASIC Design Verification » 日志

ASIC Design Verification Verilog SystemVerilog SystemC Vera Synopsys Candence VCS DC NC Prototype FPGA Synplify Pro Xilinx ISE Chipscope Altera 本人喜交天下有志朋友，技术交流、观点讨论可联系我（Nick）： nickq@s2cinc.com

一个歪解决方法：Virtex 5 设计遇到没有IP问题

上一篇 / 下一篇 2008-06-18 11:26:03

查看( 142 ) / 评论( 2 )

我们有客户最近从Altera迁移到Xilinx做原型验证，我们提供基于V5的原型平台，但是郁闷的是他们设计中使用了divider的IP，
（解释下：如果是除以固定数当然一般做移位更好，但是一般做音视频等DSP算法需要两个除数、被除数2输入端都是不停变化的）
原来他们是用Altera的IP，转到Xilinx用coreGen发现不支持V5
我当时建议把coreGen的project换成Virtex 4，生成ngo网表文件后，再放到V5的ISE工程下综合看；但是终究不敢确定是否值得冒这个险；
于是打电话给Xilinx，结果很快Xilinx一个男工程师就给出回复，和我的建议一样（惊讶！！！），并且说他们coreGen的软件6月底就会做出更新。