利用高级Cyclone III FPGA PLL，提高灵活性，增加集成度－技术白皮书

PLL重新配置特性能够动态调整PLL参数，在很宽的输入时钟频谱范围内进行锁定。这一特性在显示应用中非常有用，在这类应用中，时钟速率随系统以及选用的刷新率而变化。在这种情况下，Altera提供的IP被用于控制重新配置，自动调整PLL参数，锁定在指定输入频率上。

动态相移实现了对PLL输出时钟的任意调整，以及电路板制成后对系统时序的调整。此外，向DDR2 SDRAM等外部接口发送数据时，它还可以用于动态确定数据窗口的中心位置。

由于存储器的高速宽带接口提高了适时采样的难度，因此和快速DDR存储器的接口需要较长的时间。接口还必须能够适应工艺、电压和温度(PVT)的变化，但是很难找到合适的数据采样点使存储器能够正常工作。Altera提供自动校准PHY，随PVT变化来调整PLL输出时钟，从而简化了这一过程。这一IP利用Cyclone III PLL的动态相移特性调整时钟相位，对接口进行校准。这样，实现了设计中的最佳时序余量，和其他方式相比，接口能够工作在更高的数据速率上，如图3所示。在非自动校准系统中，由于数据窗口的移动，数据有效窗口实际变小，而采样点没有变。自动校准系统对移动进行补偿，因此有效地增大了采样窗口。

图3. 在DDR SDRAM接口中利用动态相移来提高时序余量

Cyclone III FPGA PLL的灵活性和易用性并不以牺牲PLL性能为代价。表2列出了重要的Cyclone III PLL性能参数，系统时钟方案可以只采用一个晶振。这种PLL能够产生片内功能需要的所有时钟，以及电路板上其他芯片需要的时钟，避免了采用多个晶振、其他时钟驱动器或者功能有限的分立PLL。

表2. 关键的Cyclone III PLL性能参数