请假大家verilog和vhdl到底学哪个？

最新回复

• luyeallen (2008-7-20 12:02:59)

  你学就是了。。问什么问。。

• fwang (2008-7-20 12:22:24)

  都可以阿,学哪门语言本身没有区别的.做IC的喜欢用verilog,原因是工具对底层的网表描述都采用verilog, 但写上层逻辑两种语言都很好用.

• kxjxxfei (2008-7-20 12:27:35)

  各有所长，建议上网查查两者详细区别

• skywolftf (2008-7-20 18:08:41)

  还用问吗！？

• x512775199 (2008-7-20 20:01:43)

  verilog//!

• luoyejsa (2008-7-21 00:39:46)

  学那个都一样，只要掌握一门，另外一门可以转换的

• 店小二 (2008-7-21 09:59:58)

  QUOTE:

  原帖由 fwang 于 2008-7-20 12:22 发表
  都可以阿,学哪门语言本身没有区别的.做IC的喜欢用verilog,原因是工具对底层的网表描述都采用verilog, 但写上层逻辑两种语言都很好用.

  网表当然也可以采用vhdl

• mayrain (2008-7-21 11:02:43)

  大学里面好像都用的VHDL，工作的地方一般都是verilog吧～

• xiangyao2007 (2008-7-21 11:03:50)

  vhdl verilog都行

• haimxuel (2008-7-21 14:52:52)

  我建议学verilog很容易入门,很实用,我有这方面的经验,如果有需要的话可联系.hhm1985hhm@163.com

• kidd0713 (2008-7-21 16:24:14)

  都一样
  主要是电路的思想
  语言只是工具

• exorcist (2008-7-21 16:40:37)

  很少有只会一个的

• shanchao (2008-7-21 22:41:31)

  建议上网查查两者详细区别

• 范仕钦 (2008-7-21 23:18:32)

  个人觉得各有好处.verilog的门槛较低,使用范围也很广.就这两点,我想楼主选啥已经很明确了

• llww88 (2008-7-22 09:11:17)

  学verilog吧，似乎公司都用那个，我也在学校，我们用VHDL，也只有学校都用VHDL。

• chenyang7128720 (2008-7-22 10:03:31)

  相同难题.现在学的是VHDL,没碰过verilog.

• gzd668 (2008-7-22 13:21:19)

  那个都可以，关键看你的条件和身边的环境

• lxw543 (2008-7-24 22:38:28)

  都可以了，看你身边都用什么，跟他们一样，这样你有问题可以随时问。

• evergreen (2008-7-25 15:23:37)

  学好了哪个都不错，学不好哪个都不行。

• lanyabt (2008-7-25 21:13:11)

  最好两个都学，学会了一样另一样很容易就会了