不同相位之间的始终如何加约束？

随便赞一下逻辑综合板块的版主chentao，看了他给别人的回答基本都是一种学习

不同相位之间的始终如何加约束？

top module上有两个时钟pin，一个clk，一个notclk，两个是反相的，都是从外部同一pad上过来。
现在我准备分别在加pad(相当于这时候topmodule只有一个clock pin)和不加pad（相当于这时候topmodule有两个clock pin）的情况下进行综合，那我两次综合分别需要对时钟如何进行约束？

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不加PAD时：
create_clock -name clk period 10 waveform {0,5} [get_ports clk]
create_clock -name notclk period 10 waveform {5,10} [get_ports notclk]


加PAD时：
create_clock -name clk period 10 waveform {0,5} [get_ports clk]
create_generated_clock -name notclk -invert [get_pins top/notclk] -source [get_ports clk]