在DDR3 SDRAM存储器接口中使用调平技术－技术白皮书

 

其他FPGA I/O创新

高端FPGA有很多创新的I/O特性，实现多种存储器简单可靠的接口，例如动态片内匹配(OCT)、可变I/O延时以及半数据速率(HDR)等，如图3所示。本文在下面列出这些特性(从左到右)，对每一特性进行详细介绍。

 

图3. 适用于DDR3 SDRAM存储器接口的I/O特性

动态OCT

并行和串行OCT为读写总线提供合适的线路终端和阻抗匹配。这样，FPGA不需要外部电阻，节省了外部元件成本，减小了电路板面积，降低了走线复杂度。由于并行匹配有效地减少了写操作电流，因此，大大降低了功耗。图4所示为读写操作的终端匹配。

 

图4. 动态OCT – 读写操作

可变延时，实现DQ去斜移

在走线长度失配和电去斜移上采用可变输入和输出延时(图5所示)。精细的输入和输出延时分辨率(即，50微微秒(ps)步长)可实现更精确的内部DQS去斜移(和调平功能分开)，这一斜移是由电路板长度失配或者FPGA和存储器I/O缓冲变化引起的，如表1所示。最终，这提高了每一DQS组的采集余量。

 

图5. I/O单元中的静态和动态延时

表1. FPGA I/O延时

 

可以在运行时从FPGA架构访问延时单元，作为启动校准过程的一部分，实现自动DDR3去斜移算法。图6所示为怎样对DQ数据去斜移，中心对齐DQS，提高采集余量。还可以利用输出延时在输出通道中插入少量的斜移，有意减少同时开关的I/O数量。