在DDR3 SDRAM存储器接口中使用调平技术－技术白皮书

高速数据速率域交叉和设计简化

DDR采集寄存器和HDR寄存器使数据能够从双倍数据速率域(在时钟两个边沿的数据)安全下传至SDR域(同一时钟频率一个上升沿的数据，但数据宽度加倍)，以及HDR域(时钟上升沿的数据，但是频率只有SDR的一半，数据宽度加倍)，更容易达到内部设计时序。图9所示为DQ数据是怎样通过各种数据速率域的。

图9. Stratix III输入通道寄存器

提高管芯、封装和数字信号的完整性

FPGA管芯和封装的设计应具有可靠的信号完整性，实现高性能存储器接口(即，有8:1:1用户I/O至地和电源比，以及较好的信号返回通道，如图10所示)。此外，设计还应具有OCT、可变摆率和可编程驱动能力，以便正确地控制信号质量。

图10. 每一电源和地的8个用户I/O

结论

高性能FPGA具有较宽的存储器带宽，增大了时序余量，能够灵活地进行系统设计，进一步完善了高性能DDR3 SDRAM DIMM。FPGA和DDR3 SDRAM相结合满足了当今通信、网络和数字信号处理系统的大吞吐量需求。

致谢

■ Paul Evans，Stratix III FPGA产品营销经理，高端FPGA产品，Altera公司。

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