在DDR3 SDRAM存储器接口中使用调平技术－技术白皮书

飞行时间斜移会高达0.8 tCK，增大到足以无法确定数据会对应两个时钟周期中的哪一个。因此，JEDEC针对DDR3存储器定义了“调平”功能，让控制器调整每个字节通道的时序，补偿这种斜移。

最新的FPGA具有很多特性以实现多种应用中双倍数据速率SDRAM存储器的接口，例如桌面计算机、服务器、存储器、LCD显示器、网络和通信设备等。然而，如果要使用最新的DRAM技术——DDR3 SDRAM，则需要可靠的调平方案。

FPGA I/O结构

FPGA，例如最近发布的Altera^®Stratix^®III器件系列，具有高速I/O，能够灵活地支持现有以及新兴的外部存储器标准。

读调平

在读操作期间，存储器控制器侧必须补偿由飞越存储器拓扑引入的延时，这种延时对读周期会有影响。在数据通路上，调平不仅仅是处理I/O延时。还需要1T和下降沿寄存器来调平或者对齐所有的数据。每一DQS需要单独的重新同步时钟位置相移(PVT补偿)。图2所示为同一读命令从DIMM返回的两个DQS组。

图2. Stratix III I/O单元中的1T、下降沿和调平寄存器

开始时，每一DQS相移90度，采集组中相关的DQ数据。然后，采用自由运行的重新同步时钟(与DQS相同的频率和相位)，将数据从采集域移到调平电路中——图2中以粉色和桔色链路表示。在这一阶段，每一DQS组都有独立的重新同步时钟。

下一步，DQ数据被传送至1T寄存器。在图2所示的例子中，上层通道需要1T寄存器来延时某一DQS组中的DQ数据位。请注意，在这个例子中，下层通道并不需要1T寄存器。这一过程开始对齐上层通道和下层通道。在免费的PHY IP内核校准方案中，会自动确定某些通道是否需要1T寄存器。

然后将两个DQS组传送至下降沿寄存器。如果需要，自动校准过程启动时接入或者断开可选寄存器。最后一步是将上层和下层通道对齐同一重新同步时钟，建立源同步接口，将完全对齐，即调平后的单倍数据速率(SDR)数据传送给FPGA架构。

写调平

和读调平相似，但过程相反，在单独的时间启动DQS组，对齐到达DIMM器件的时钟，必须达到tDQSS参数的+/- 0.25 tCK。