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• 帮我看下一个简单程序出现锁存器的问题！谢谢

  2008-05-07 16:55:42   /   学习实例

  module guzhang(clk,reset,in1,in2,in3,in4,in5,in6,in7,in8,in9,out1,out2,out3,out4,out5,out6,out7,out8,out9);input clk,reset;input in1,in2,in3,in4,in5,in6,in7,in8,in9;output out1,out2,out3,out4,out5,out6,out7,out8,out9;regout1,out2,out3,out4,out5,out6,out7,out8,out9;always @(posedge clk

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• 锁存器问题！

  2008-04-22 23:10:54   /   学习实例

  module voter7(pass,vote);output pass;input[6:0] vote;reg[2:0] sum;integer i;reg pass;always@(vote)beginsum=0;for(i=0;i

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• 求证一个verilog的语法问题！

  2008-04-18 22:10:00   /   学习实例

  在verilog中这样定义selinput[3:0] sel;if(sel) ........；else...........；想问下，是不是sel只要至少有一位为1，就执行if后的语句呢？如果全为0，才执行else语句呢？谢谢

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• 新手的verilog困惑

  2008-04-16 10:30:32   /   学习实例

  module test(a,b,c,clk);output b,c;input clk,a;reg b,c;always @(posedge clk）beginb=a;c=b;endendmodule我想问下这里，b既然定义的是output，怎么可以这样赋值给c呢，c=b，难道不是要定义b成inout吗?vhdl中好像就不能出现output型信号在右边赋值给左边的情况。谢谢大家指点下哈

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• 如何区分设计的是组合电路还是时序电路

  2008-04-16 10:17:02   /   学习实例

  是不是 always @ (边沿敏感)形式的就是设计的是时序电路？是不是always@（电平敏感）形式的就是设计的是组合电路呢？组合电路建议采用阻塞赋值，时序电路采用非阻塞赋值，除了那些很明显的，如计数器、加法器等知道它是组合还是时序，但是一般的设计可能不是很清楚它是组合还是时序逻辑啊。刚刚学习哈，希望多指点

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