这样设计奇数分频电路

上一篇 / 下一篇  2006-07-07 19:58:16 / 天气: 晴朗 / 心情: 高兴 / 个人分类：FPGA&IC Design

查看( 665 ) / 评论( 4 ) / 评分( 2 / 0 )

      今天思考了一下奇数分频电路的实现。也看了论坛里不少帖子，个人认为使用时钟两个沿这种设计不是很好。

      其实我们要跳出思维定势，之所以要在设计中采用两个沿，是为了使得占空比近似50%。但是如果我们只用到时钟的一个沿的话，没有必要一定要使占空比为50%啊。这样设计就思路就非常清楚拉～～


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TAG: HDL语言

引用 删除 lcj2212916   /   2006-07-11 15:56:19
评 1 分
！！！
Mi Chen@NCRL 引用 删除 chenmi1999   /   2006-07-10 22:37:01
恩 50%占空比的奇数分频电路我也想了好久 密切关注
引用 删除 brotherjam   /   2006-07-10 21:20:38
当然也有采用单延的，声成50%的时钟，采用的是XOR鉴相。具体数学推导至今没有想出来，不过是比较好的50%奇数分频。 楼主可以去网上查阅相关资料。
呵呵，楼主+U，很有前途
zhaogang_20004的个人空间 引用 删除 zhaogang_20004   /   2006-07-10 18:02:55
评 1 分
但是需要设计占空比为50%呢?
怎样实现呢
 

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