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发表于: 2008-11-23
DWMM 软件？还是库？或者IP？
本帖最后由 xiaocanmeng 于 2008-11-23 21:40 编辑 ] ...全文
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发表于: 2008-11-23
在做函数信号发生器的时候
发现问题 定制一个正弦ROM 我会调用
但是调用3个ROM怎么调用呢？？ ...全文
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发表于: 2008-11-23
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我的晶振源是80M的，现在想得到一个1.023M的时钟，可以用小数分频或是一种类似与产生可变频正弦波的方法（应该是叫DDS吧:loveliness: ），来产生，问题是这样产生的1.02 ...全文
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发表于: 2008-11-23
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大家分享 ...全文
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发表于: 2008-11-23
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请教一下，if, case , for ...等这些语句能不能在always和initial过程模块的外面使用，也就是用来描述组合电路? ...全文
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发表于: 2008-11-22
USB+FPGA ...全文
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发表于: 2008-11-22
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共享教材一份 中文 ...全文
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发表于: 2008-11-22
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一些FPGA应用的实际应用 ...全文
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发表于: 2008-11-22
坛子里面高手很多，大家来讨论讨论这个问题，
用什么样的方法可以再设计中保证fifo不会满也不会空呢，
很多时候我们都要做这件事，但是这个是不好保证的，请问有什么好 ...全文
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发表于: 2008-11-22
谁有 usb2.0通信协议的 vhdl源代码 ？？？？
急需 谢谢·· ...全文
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发表于: 2008-11-22
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如题， 我们在写一个完整模块的testbench时如果需要利用模块内部的线网或寄存器的值进行条件判断该怎么引用呢？ ...全文
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发表于: 2008-11-22
哪们大侠有EDO DRAM 内存控制器的verilog 源码，谢谢了！！
zhy6@163.com
本帖最后由 eric_yy 于 2008-11-22 14:53 编辑 ] ...全文
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发表于: 2008-11-22
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我的系统里面使用的外部异步的复位信号，信号由arm控制。
不知道为什么会出现在arm不给复位信号的情况下，系统就自动复位了。
而且用signaltap抓出来的情况也是，出现 ...全文
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发表于: 2008-11-22
ＶＨＤＬ实例
本帖最后由 leopold_2008 于 2008-11-23 16:59 编辑 ] ...全文
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发表于: 2008-11-22
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1。端口预留问题：
输入1：144位bitmap，即01系列，表示144个端口，对应位为1表示端口可用。
输入2：需要预留的端口数n，n ...全文
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发表于: 2008-11-22
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ARM_VHDL_Verilog源码
希望对IC设计同胞们有帮助！
本帖最后由 leopold_2008 于 2008-11-23 16:56 编辑 ] ...全文
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发表于: 2008-11-22
夏宇闻著作：从算法设计到硬线逻辑的实现 WORd版本 和PPT ...全文
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发表于: 2008-11-22
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小弟想做一8位计数器，能够在正负溢出时给出中断，现在对计数器溢出十分不解，如何才能找出正负溢出的那个标志？？如果计数器在0时，再减1则变为FF，则一直减计数的话， ...全文
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发表于: 2008-11-22
我要用到两个LVDS引脚做一个时钟输入，但不知道在软件上怎么实现这个时钟，请高人赐教！！ ...全文
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发表于: 2008-11-22
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hi, everyone
if my design consists of 3 modules, of course, their I/Os have relationships.
certainly, the my top design connects them together.
then ...全文
