verilog 综合 注意事项小结

近日读 J.Bhasker 的<verilog synthesis practical primer> , 受益匪浅,理清了不少基础电路知识 , 记下一些 tips :

1. 过程赋值(always 中触发赋值)的变量,可能会被综合成连线 或触发器 或锁存器.

2.综合成锁存器的规则:

   a. 变量在条件语句(if 或case)中,被赋值.

   b. 变量未在条件语句的所有分支中被赋值.

   c. 在always语句多次调用之间需要保持变量值 .

       以上三个条件必须同时满足.

3.综合成触发器的规则:

    变量在时钟沿的控制下被赋值。

    例外情况：变量的赋值和引用都仅出现在一条always语句中，则该变量被视为中

                        间变量而不是触发器。

4. 对于无时钟事情的always语句（即组合逻辑建模），其时间表应包括该alwa语    

    句引用的所有变量，否则会出现RTL与Netlist的不一致。