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Modelsim下Verilog和VHDL混合仿真办法！

上一篇 / 下一篇  2006-06-02 01:04:40 / 天气: 晴朗 / 心情: 高兴

查看( 690 ) / 评论( 5 ) / 评分( 1 / 0 )

如果是VHDL实体例化Verilog模块：
3HY~{c6JL0在VHDL实体中，component元件例化，把verilog的port采用VHDL的port模式，编译的时候先编译 ***.v的文件，然后编译.vhd的文件。
[7R$x7Z5@V(^Nv0如果是Verilog模块例化VHDL实体，这个更简单，不需要声明。（如果是verilog中addr8.v例化addr4.v的模块，就直接转化成对应addr4.vhd的模块，端口一定要对应。）然后直接编译就行了

（参考别人的还没有实验）

 


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TAG: HDL语言

引用 删除 telefeng12   /   2008-09-03 15:28:14
评 1 分
引用 删除 excelboy   /   2008-06-10 16:59:07
你好，正头痛此问题，能把解决办法发一份给我吗？先谢谢你
czgexcel@yahoo.com.cn
星路下追梦 引用 删除 ericflying   /   2006-10-16 11:36:15
我想问一下：我在使用 Verilog VHDL混合仿真的时候，遇到了一个问题：

VHDL entity的port口的类型是用户定义的record类型，
我用Verilog调用 VHDL的entity， 但是不知道该怎么跟VHDL的record型的port口连接，

我的邮箱是ericflying@126.com
星路下追梦 引用 删除 ericflying   /   2006-10-13 18:01:04
我急于知道，能把解决办法发到我的邮箱吗？
ericflying@126.com
星路下追梦 引用 删除 ericflying   /   2006-10-13 17:59:51
我想问一下，如果VHDL的模块的接口不是用std_logic定义的，而是用用户定义的接口类型，那个Verilog例化VHDL模块的时候，该怎么连接啊？
 

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