一个时钟的问题
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评论( 3 )
碰到一个问题，clk_1024是前面从clk已经分好的频率
create_generated_clock -name clk_1024 -source clk -divide_by 32
问题是现在要对clk_1024分频到clk_1，clk_1作为后面的模块的时钟
本来很简单，但这时需要加入clr信号，使得clr撤除后clk_1能有一个很完整
并且延时很少，如下图所示
我的rtl 写法是
[email=always@(posedge]always@(posedge[/email] clk_1024 or negedge rst)
if(!rst)
begin
cnt<=9'h0;
clk_1<=1'b0;
end
else if(clr)
begin
cnt<=9'h0;
clk_1<=1'b1;
end
else if(&cnt)
begin
cnt<=9'h0;
clk_1<=~clk;
end
else
cnt<=cnt+1;
现在modelsim仿真没问题，代码也是可综合的
就是在写约束时不知道怎么写clk_1.不知道那位能帮我这个忙
[本帖最后由 qingchuyu 于 2008-4-15 13:07 编辑]
123.GIF
create_generated_clock -name clk_1024 -source clk -divide_by 32
问题是现在要对clk_1024分频到clk_1，clk_1作为后面的模块的时钟
本来很简单，但这时需要加入clr信号，使得clr撤除后clk_1能有一个很完整
并且延时很少，如下图所示
我的rtl 写法是
[email=always@(posedge]always@(posedge[/email] clk_1024 or negedge rst)
if(!rst)
begin
cnt<=9'h0;
clk_1<=1'b0;
end
else if(clr)
begin
cnt<=9'h0;
clk_1<=1'b1;
end
else if(&cnt)
begin
cnt<=9'h0;
clk_1<=~clk;
end
else
cnt<=cnt+1;
现在modelsim仿真没问题，代码也是可综合的
就是在写约束时不知道怎么写clk_1.不知道那位能帮我这个忙
[本帖最后由 qingchuyu 于 2008-4-15 13:07 编辑]
123.GIF
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pygh
发布于2008-04-15 13:48:56
-
你再generate一下
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qingchuyu
发布于2008-04-15 13:59:32
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回复 2# 的帖子
如果只是简单的分频，generate也就可以
但这里clr的位置不固定，只用generate还行不行啊？
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陈涛发布于2008-04-15 15:40:57
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1)灵活使用create_generated_clock中的选项
2)找CLK_1与其他时钟之间的最小时间间隔,按照找到的关系来create_generated_clock