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[日志] 练习七. 在Verilog HDL中使用任务（task） 2006-09-27
[日志] 练习六. 在Verilog HDL中使用函数 2006-09-26
[日志] 练习五. 用always块实现较复杂的组合逻辑电路 2006-09-26
[日志] 练习三. 利用条件语句实现较复杂的时序逻辑电路 2006-09-26
[日志] 练习二. 简单时序逻辑电路的设计 2006-09-26
[日志] 练习一．简单的组合逻辑设计 2006-09-26

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建立时间: 2006-08-31
更新时间: 2006-09-29

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