请教一段程序，看不懂功能，不长

library IEEE ;
use IEEE.STD_LOGIC_1164.ALL ;
use IEEE.STD_LOGIC_UNSIGNED.ALL ;
use IEEE.STD_LOGIC_ARITH.ALL ;
library UNISIM ;
use UNISIM.VCOMPONENTS.ALL ;

entity PULSE_GEN is
    generic (
        P_TYPE      : integer                       := 0
        ) ;
    port (
        XRST        : in    std_logic               ; -- Reset Input ( Asynchronous )
        CLK_I       : in    std_logic               ; -- Clock at input side
        CLK_O       : in    std_logic               ; -- Clock at output side
        PULSE_I     : in    std_logic               ; -- Pulse input
        PULSE_O     : out   std_logic                 -- Pulse output
        ) ;
end PULSE_GEN ;
architecture RTL of PULSE_GEN is
-- control signal
    signal  R_PULSE_I   : std_logic                     ;
    signal  R_PULSE_O   : std_logic_vector(2 downto 0)  ;
begin
    generatepulse: if ( P_TYPE = 0 ) generate
        process ( CLK_I, XRST ) begin
            if( XRST = '0' ) then
                R_PULSE_I       <=  '0' ;
            elsif ( CLK_I'Event and CLK_I = '1' ) then
                if ( PULSE_I = '1' ) then
                    R_PULSE_I   <= not R_PULSE_I ;
                end if ;
            end if ;
        end process ;
        -- Output pulse sync. and generate                  ( CLK_O domain )
        process ( CLK_O, XRST ) begin
            if(  XRST = '0' ) then
                R_PULSE_O   <= ( others => '0' ) ;
            elsif ( CLK_O'Event and CLK_O = '1' ) then
                R_PULSE_O   <= R_PULSE_O(1 downto 0) & R_PULSE_I ;
            end if ;
        end process ;
        PULSE_O <=  '1' when ( R_PULSE_O(2) /= R_PULSE_O(1) ) else '0' ;   -- 0 -> 1
    end generate ;
end RTL ;

看不懂PULSE_O