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字体: 小 中 大 | 打印 发表于: 2008-8-11 17:14 作者: yuzhha 来源: EDA中国门户网站
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原帖由 一听可乐75 于 2008-8-11 17:45 发表 重装也不可以吗??不太懂,虽然我的也出现过。但是不知道怎么搞的,突然又好了。。你在找找看吧。。不好意思啊。。
原帖由 xchunfeng2000 于 2008-8-12 09:45 发表 没有什么错误啊,是软件的原因,你重新建一个工程就好了!!
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最新回复
yuzhha (2008-8-11 17:15:49)
一听可乐75 (2008-8-11 17:45:01)
yuzhha (2008-8-11 17:50:57)
QUOTE:
还是谢谢,我原来是9.1的出现这个问题后我就把9.1卸载了,装了10.1,问题依然。jungolf (2008-8-11 18:02:53)
yuzhha (2008-8-11 18:07:15)
msy686 (2008-8-11 20:27:44)
lcjmdxian (2008-8-11 22:07:56)
yuzhha (2008-8-12 09:14:01)
xchunfeng2000 (2008-8-12 09:45:19)
yuzhha (2008-8-12 09:58:43)
QUOTE:
没有用,重建一个工程新建的是在器件下,可是一保存就上去了。jerry365 (2008-8-12 10:27:02)
yachong001 (2008-8-12 12:38:27)
jerry365 (2008-8-12 15:59:25)
例如,你建立的verilog工程,却加的vhdl代码
hbj (2008-8-12 17:20:22)
clwyl (2008-8-12 19:06:05)
以前我没遇到一样的问题,但遇到过类似的。说出来参考。
你右击你那个.vhd文件。选择-〉properties 然后弹出下图的对话框。你按照下图的设置修改一下看有没有效果。
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yqyte (2008-8-13 09:49:26)
第二种情况是,代码的格式有问题,有时候用了中文符号,句末没有加分号之类的都会导致出现类似的错误,仔细找找看,改掉了就能好。
sduise (2008-8-13 10:28:03)
yuzhha (2008-8-14 10:16:43)
yesfield (2008-8-14 10:49:34)
yuzhha (2008-8-14 14:17:02)