找工作面试的时候被问到了，结果没有答全，看来理论也是重要的不能只写代码

Cygwin. 安装时一定要注意！

一个计数器：verilog 是always@(posedge CLK or posedge CLR)beginif(CLR)QOUT = 4'b0000;else if(CE)if(QOUT==4'b1001)QOUT=4'b0000;elseQOUT = QOUT + 1;end而 VHDL 描述是process(CE,CLK,CLR) 还是 process( CLK,CLR) 呢 ？？beginif(CLR='1') thenqoutsig

1ISE 软件的运行及ModelSim 的配置2创建一个新工程3创建一个VHDL源文件框架4利用计数器模板向导生成设计*5仿真6创建Testbench波形源文件7设置输入仿真波形*8调用ModelSim 进行仿真简介9调用ModelSim 进行行为仿真（Simulate Behavioral Model）10转换后仿真（Simulate Pose-Translate VHDL Model）11调用ModelSim 进行映射后仿真（Simulate Post-Map VHDL Model）12布局布线后的仿真（ Simulate Post-Place&Route VHDL Model）

【第一部分 公司篇】　　　　1、华为公司的全称为（）　　A、深圳市华为技术有限公司 B、华为技术有限公司　　C、华为公司 D、我司　　　　（答案：B，答A、C者酌情给分，答D者立即辞退，我司三令五申禁止使用该华为内部　　土语，屡禁不止，老员工不可教也，只好从新员工抓起，格杀勿论）　　　　2、华为公司的企业性质是（）　　A、民营 B、私营 C、国营 D、上市公司　　　　（答案：A，本题主要让考生了解公司的性质）　　　　3、华为公司的商标象征（

FIR数字滤波器的理论和设计

xinlix 9.1不兼容modelsim6.1

大家谁能提供一个 示例展示如何使用 第三方的库文件呢??

在 IP核手册上看到SPO[P:0] ： Non registered single-port outputbus. Non registered data outputbus for ROMs, single-port andSRL16-based RAMs. One of twonon registered output buses ondual-port RAMs.QSPO[P:0] ：Registered single-port output bus.Registered data output bus forROMs, single-port andSRL16-based RAMs. One of tworegistered output buses on dual-port RAMs.请问大家 这里的 Registeredoutput bus 与notRegistered output bus 由什么区别

在设置仿真初始值的时候跳出这个 意外的set value 对话框 后，ISE 9.1 就没有相应了这个对话框怎么也不能关掉，只能使用任务管理器结束ISE 9.1进程才可以？？

WARNING:Place:414 - The input design contains local clock signal(s). To get a better result, we recommend users run map 按照上面的警告，要求我运行map可这个在我选择实现的时候已经map 过了呀！！（附件）到底这个map 什么意思呢？

发现VHDL 中的注释对于下面两个语句怎么无效-- synthesis translate_off-- synthesis translate_on就是上面的语句必须成对出现，否则提示莫名其妙的错误ERROR:HDLParsers:3524 - "../bps_ram.vhd" Line 35. Unexpected end of line.WARNING:HDLParsers:3471 - File "../bps_ram.vhd" ended without turning synthesis meta comment on. It will be reset to be synthesis on for next vhdl file (if any).甚至不加注释，直接使用synthesis translate_on也会由这个问题

# -- Compiling architecture ram1_a of ram1# ** Error: (vcom-13) Recompile xilinxcorelib.blkmemdp_mem_init_file_pack_v6_3 because std.textio has changed.# ** Error: (vcom-13) Recompile xilinxcorelib.blkmemdp_v6_3 because std.textio has changed.# ** Error: ram1.vhd(68): (vcom-1195) Cannot find expanded name "xilinxcorelib.blkmemdp_v6_3".# ** Error: ram1.vhd(69): (vcom-1105) Name (indexed name) does not denote an entity name.# ** Error: ram1.vhd(68): Unknown expanded name.# ** Error:

尽管 ise 和quartus 中的初始化文件均以 mif 为后缀，但是他们的实际格式却不同

想看看iP 的波形仿真图但是有个错误：The selected top level module ram1 is a black box是不是说ip核不能作为仿真的顶层文件？[ 本帖最后由 vfdff 于 2008-9-28 13:40 编辑 ]

使用ip配置后产生的源文件：--------------------------------------------------------------------------------LIBRARY ieee;USE ieee.std_logic_1164.ALL;-- synthesis translate_offLibrary XilinxCoreLib;-- synthesis translate_onENTITY ram1 ISport (addra: IN std_logic_VECTOR(7 downto 0);addrb: IN std_logic_VECTOR(7 downto 0);clka: IN std_logic;clkb: IN std_logic;dina: IN std_logic_VECTOR(15 downto 0);doutb: OUT std_logic_VECTOR(15 downto 0);

使用ISE 创建一个rom,我指定使用coe文件做初始化文件了，为什么generate IP 后产生了一个mif 文件到底实际使用的是哪个呢？

以前认为综合能通过 就是说代码没有语法错误但是今天发现在ISE中通过了综合，然后修改代码后，好像使用rerun 并不重新编译，于是对于上述的断定也是错误的

Synplify 教程 介绍了windows 菜单操作方法及linux 下的命令操作方法

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