项目概述
随着半导体加工工艺进入深亚微米时代，集成电路规模不断扩大，促进了系统级芯片SoC（Systems-on-a-Chip）的发展和应用。SoC也称为片上系统，可定义为具备完整系统构架与功能的芯片，其架构包含可执行控制/运算或信号处理功能的处理器、内存、周边电路及系统知识产权）特定逻辑电路。SoC技术的运用和推广极大地降低了嵌入式系统的开发费用，同时在原有芯片的基础上增加更多功能，提高产品性能。尤其在消费类电子产品中，SoC技术大大缩短了产品的面市时间。因此，它将是嵌入式产业未来总的发展趋势。
通常一个SoC芯片的规模在几百万门至几千万门左右，面对如此高的复杂度，验证成为SoC设计中最困难、最具挑战性的课题之一。随着SoC设计规模和复杂度的不断增加以及产品开发周期、面市时间的不断缩短，SoC验证技术的发展已落后于设计和制造能力，导致验证工作成为整个SoC学科发展的制约瓶颈。如何构建性能可靠的SoC验证平台已成为业界所关注的热点问题。
针对上述问题，本项目将研制具有自主知识产权的基于SoC总线并支持IP集成测试的SoC验证平台。一方面，在对业界主流的验证技术进行深入研究的基础上，提出基于事务的系统验证方法，采用逻辑仿真和形式化验证想结合的验证技术，指导SoC验证平台的研发；另一方面，提出并构建总线功能模型，针对具有不同指向性的应用，实现验证模块的动态装卸载，支持IP模块的集成测试；同时，通过灵活的参数设置、激励批量产生机制以及集监控和分析功能于一体的监视器模块的设计，支持SoC的高效开发，保证产品的正确性。该项目的实施有利于我国企业突破国外技术垄断，自主把握核心技术和知识产权。项目的研究成果对促进我国信息产业的发展具有重要的现实意义。
二、现有工作基础与优势
1、国内外相关技术的研究、开发现状及分析。
随着IC制造技术的飞速发展，半导体加工工艺进入深亚微米时代，芯片的特征尺寸越来越小，单位芯片上晶体管的数目越来越多，同时芯片的规模也越来越大，已经可以在单个芯片上集成上千万甚至成亿个晶体管。集成电路规模的变大，使得系统级芯片SoC（Systems-on-a-Chip）的发展与应用成为了可能。
系统级芯片SoC，也称为片上系统，可定义为具备完整系统构架与功能的芯片，其架构包含可执行控制/运算或信号处理功能的处理器、内存、周边电路及系统IP（Intellectual Property，知识产权）特定逻辑电路。SoC将电子系统几乎全部的功能集成到一块芯片上，从而在单个芯片上能实现数据的采集、转换、存储、处理和 I/O等多种功能。换一个角度来说，SoC能集成数字电路、模拟电路、硬件专用电路、存储器、微处理器、数字信号处理器DSP（Digital Signal Processor）等多种异构模块，实现多个复杂的应用功能。SoC具有速度快、集成度高、功耗低等优点；此外，由于SoC集成了多种功能，使整机成本和体积都大大降低，加快了整机更新换代的速度，顺应了现代通信、电脑、消费电子产品向高性能、低功耗和低成本方向发展的趋势。
SoC主要有三个关键的支持技术：1）软、硬件的协同设计技术。面向不同系统的软件和硬件的功能划分理论（Functional Partition Theory）。硬件和软件更加紧密结合不仅是SoC的重要特点，也是21世纪IT业发展的一大趋势。2）IP模块库问题。IP模块有三种，即软核，主要是功能描述；固核，主要为结构设计；和硬核，基于工艺的物理设计，与工艺相关，并经过工艺验证的。其中以硬核使用价值最高。CMOS的CPU、DRAM、SRAM、E2PROM和快闪存储器以及A/D、D/A等都可以成为硬核，其中尤以基于深亚微米的器件模型和电路模拟基础上，在速度与功耗上经过优化并有最大工艺容差的模块最有价值。3）模块界面间的综合分析技术。这主要包括IP模块间的胶联逻辑技术（Glue Logic Technologies，GLT）和IP模块综合分析及其实现技术等。
（2）SoC验证技术研究现状
经过近年来的发展，SoC验证研究领域在验证技术、验证流程及验证评估等方面取得了一定程度的进步，但总体而言验证技术仍然落后于设计和制造能力。当前Soc业界广泛使用的验证技术主要有动态验证技术(Dynamic Verification),静态验证技术(Static Verification)和FPGA验证技术。
l 动态验证技术
动态验证技术通常以逻辑仿真(Simulation)的形式实现。逻辑仿真直接采用电路的布尔逻辑进行建模，而不关心电路所处的中间状态，这一简化大大降低了验证电路所需要的计算代价，使得验证速度得以大大提高。早期的逻辑仿真软件以仿真电路的逻辑功能为主，多采用零延时、单位延时、最大/最小延时等简单延迟模型，而将时序分析交给专用的时序仿真程序来完成。而当前的逻辑仿真软件一般可以同时完成功能仿真和时序仿真。逻辑仿真主要包括两种方式，即事件驱动仿真(Event-Driven Simulation)和周期驱动仿真(Cycle-Driven Simulation)。在事件驱动仿真中，仅在电路某些节点的逻辑电平发生改变的情况下才对电路中相应节点的逻辑值进行重新计算。只有在电路中发生了某个或某些事件时，才对事件所产生的影响进行计算，以确定电路可能发生的变化。而周期驱动仿真只是在有效的时钟边沿检测到输入信号发生变化时才重新计算相关的输出结果，从而极大地加快了仿真器的处理速度。但周期驱动仿真只提供了一种快速的功能仿真手段，不能进行时序分析，而且应用仅局限于同步设计。目前，有些仿真器吸收了这两种技术的优点，在仿真开始时，对于同步设计，采用周期驱动仿真，而在随后的验证中再采用事件驱动仿真，对电路进行全面的验证。
l 静态验证技术
由于动态验证对资源的需求极大，因此无法胜任大规模集成电路验证。解决这个问题的关键是在RTL级采用快速的功能验证，而在门级采用静态验证。静态验证包括形式化验证(Formal Verification)和静态时序分析(STA, Static Timing Analysis)两种。形式化验证是用数学的方法证明设计的正确性，常用两种方法:等价性检验(equivalence checking)和模型检验(model checking)。由于形式化验证采用静态的、数学的方法，因而形式化验证不需要测试向量，形式化验证方法要比仿真更快、更精确。模型检验也称属性检验(property checking)，目前其使用还未用于实际应用中。等价检验是用数学的方式证明电路的两种形式是等价的。设计中一般用此来比较门级网表和RTL级网表是否等价。许多EDA公司己开始提供等价性检验工具，如Synopsys公司的Formality。 Formality比较两个设计时，将它们读入存储器，然后在它们的数据结构上使用形式化的数学算法。如果它们有相同的同步功能和状态保持器件(寄存器和锁存器)，就可以成功的比较。如果两个电路在各个输出引脚和每个寄存器和锁存器上的功能是相同的，这两个电路就认为是等价的。形式化验证可以用来检查初始的RTL描述与下述设计的等价性：
·综合后的网表。
·插入测试逻辑的网表。
·时钟树插入和版图设计完成后的网表。
·手工编辑后的网表。
等价性检验的最大优点是以RTL作为设计的基本参照(Reference)，而不管对最后的网表做过什么样的改动。对于大规模的设计而言，门级和RTL之间的形式化验证效率低下，特别是遇到多次迭代的情况。在这种情况下，最好是在RTL和门级网表之间使用一次形式化验证，然后用门级网表作为以后迭代的基本参照。
静态验证的另一项技术是静态时序分析。静态时序分析是分析、诊断和确认一个设计的时序特性的彻底方法。它将整个电路分解为一组组路径，然后分别计算电路中每条路径的延时，并对照时序约束检查任何可能的时序违反情况。由于静态时序分析不需要输入测试向量，因此比传统的仿真技术要快好几个数量级，适用于较大规模的设计。此外，静态时序分析可以辨别设计中所有的关键路径(critical path)，但所辨认出的关键路径中可能存在伪路径(false path)。静态时序分析只适用于同步电路设计。相比之下，动态验证不局限于同步电路，且验证的结果比较准确，不会辨别出伪路径，但其不足在于速度较慢，且有可能遗漏某些关键路径，因为仿真技术在辨别关键路径时严重依赖于输入的测试向量。因此，在当前较大的设计中，通常同时使用动态和静态验证技术，以尽可能保证设计的可靠性。
l FPGA验证技术
在验证时，一般采用实际的硬件环境，一次可以模拟芯片在真实物理世界的工作情况。FPGA设计是硬件设计的一个发展趋势。用硬件描述语言或者原理图作为设计输入，运用电路综合工具和实现工具，使FPGA成为一个具有特殊应用的定制芯片。FPGA芯片将很多基本逻辑单元集成在一个芯片中，采用RAM，Flash，或反熔丝等工艺，使这种芯片具有可配置性和可编程性。（还不够完善!!!）
（3）IP核研究现状
IP（Intellectual Property）技术是SoC设计的关键技术。IP复用极大地简化了SoC的设计过程，缩短了设计时间，降低了开发成本。随着超大规模集成电路工艺技术的发展和系统芯片技术应用得日益广泛，目前基于IP复用技术的设计重用方法正在逐渐成为一种主流方法。IP模块将变成片上系统设计的基本单元，并作为独立设计成果被交换、转让、出售、购买。
IP内核模块是一种预先设计好的甚至已经过验证的具有某种确定功能的集成电路、器件或部件。它有几种不同形式。IP内核模块有行为（behavior）、结构（structure）和物理（physical）3级不同程度的设计，对应有主要描述功能行为的“软IP内核(soft IP core)”、完成结构描述的“固IP内核(firm IP core)”和基于物理描述并经过工艺验证的“硬IP内核(hard IP core)”3个层次。这相当于集成电路（器件或部件）的毛坯、半成品和成品的设计技术。
目前，IP核开发需要解决的主要项目有可重用性、易用性和设计标准化等。要实现IP的复用，需建立统一的IP标准和规范，以解决不同来源的IP在SoC上的易集成性等问题。在国际上，从事IP标准化的组织中影响最大的是虚拟插座接口联盟VSIA(Virtual Socket Interface Alliance)，它负责协调并制订IP复用所需的参数、文档等形式化的标准，以及IP标准接口、测试平台、片内总线等技术性的标准。虽然这些工作已经开展了几年，但至今仍有大量问题要解决。例如不同嵌入式处理器协议的统一、不同IP片内结构的统一等。
综上所述，本项目针对相关现状和市场需求进行分析研究，提出一种基于事务的系统验证方法，并将动态验证技术和形式化验证有机结合，旨在解决当前SoC验证技术落后于设计能力的问题，为SoC系统的设计与开发提供有力的支持；以该种验证方法作为指导，设计并开发开放性强、复用率高的SoC验证平台，兼容多种总线标准，提供完备且灵活的bug监测及结果分析机制，从而保证SoC产品首次上市的正确性。该项目有利于推动SoC设计及验证技术的发展。
