ISE navigator不能正确解析设计结构的问题

    ISE还是存在很多BUG的，今天为了这个问题也是头痛了一阵。
    解决问题王道：多搜索Xilinx网站，多goolge。搜索是门大学问。

    我使用ISE9.1i，今天导入一个verilog设计时发现ISE 不能正确识别设计的结构层次。导致原本只有一个顶层的设计被剥离成N个层次，综合的时候又不能相互关联。具体的错误看到ERROR的显示就知道了。Xinlinx网站上提供了几个解决方案，我这里笔记最简单的方法。

    1、在Synthesis/Implementation下首先选中指定的顶层文件，然后找到Processes中的Synthesize-XST。
    2、右键选中其中的Properties...
    3、在Category中选Sythesis Options，注意右边的Property Display Level选择Advanced。
    4、找到Verilog Include Directories，指定你的rtl文件路径。

Ok，再双击Synthesize-XST，就会重新分析设计层次了。

这是ISE较老版本的一个BUG，至少9.1i中还存在。具体请查找Xilinx网站上的文档。