用户菜单

• 给我留言
• 加入好友
• 发短消息
• 我的介绍
• 论坛资料
• 空间管理

标题搜索

我的存档

• 2007年06月

最新来客

• 

  zzemu

• 

  karierace

我的足迹

• [日志] verilog规范,待整理
• [日志] 32个最热CPLD-FPGA论坛[zz]
• [日志] (精华)!!对新手的建议：先从如何成为一个合格的设计者。
• [日志] 80后做到了,你就成熟了
• [日志] (精华)1一段真实在个人经历, 给那些迷失方向的朋友
• [日志] [zz]使用SignalTAP II必须要关闭的编译选项
• [日志] 关于QUARTUS SIGNALTAP
• [日志] 练习七. 在Verilog HDL中使用任务（task）
• [日志] Verilog HDL 硬件描述语言技术资料大全
• [日志] NANJING: Ancient Capitals

数据统计

• 访问量: 163
• 建立时间: 2007-06-08
• 更新时间: 2007-06-08

RSS订阅