2008-10-15 10:50:16
/ 芯片综合
如图附件中，ck1是源时钟，ck2是产生时钟，dc中对这两个时钟的约束如下问题是：（1）ck1设置的clock_latency，通过什么样的命令把这个latency体现在ck2?（2）按照图中的脚本做，报告出来如图红线标出来的时序路径，ck1,ck2分别作为了data require time和data arrive time 的起点，ck1有latency的信息，ck2没有，所以造成了hold time violated，但我认为这是不真实的结果，ck2应该有ck1的latecny以及ck->Q的延时信息才对，这种情况是不是要在ck2上人为设置clock latency?
查看(89)
评论(5)
