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2008-09-05 23:46:06
/ 芯片综合
pre-layout用set_clock_latancy来做约束。计算设计的时序而set_propagated_clock用于post-layout?用他来做什么呢?设置玩set_clock_latancy，为什么还要设置set_propagated_clock呢？主要起什么作用？请大家指教
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2008-09-03 16:24:15
/ 芯片综合
:lol:[ 本帖最后由 reset_n 于 2008-9-4 11:04 编辑 ]
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2008-08-28 16:02:14
/ 芯片综合
V,E代表什么呢？另外大家知道哪有STIL 的IEEE标准嘛？
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2008-08-21 13:50:34
/ 数字后端
工程中只要ref和tf就可，用不上clf但在fab提供的库中怎么有clf文件呢？不知道做什么用？
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2008-08-17 21:06:28
/ 芯片综合
请教下 ad hoc在DFT中是一个什么样的技术？
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2008-08-16 17:04:26
/ DFT
DFT中Ad hoc是一种什么技术？
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2008-08-16 12:39:04
/ 芯片综合
查了下sovnet刚才用一个mux+adder的结构来测试了下，module muxed_clock (in1, in2, clk1, clk2, sel, out);input in1, in2, clk1, clk2, sel;output out;reg clk, out;always @(sel, clk1, clk2)beginif (sel == 0)clk = clk1;elseclk = clk2;endalways @(posedge clk)beginout
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2008-08-15 23:29:03
/ 广告专版
出售该广告贴位欢迎广大网友前来租位，把此广告贴挺起哈，嘿嘿:lol::lol::lol::lol::lol::lol::lol::lol::lol::lol::lol::lol::lol::lol::lol::lol::lol::lol::lol::lol::lol::lol:
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2008-08-15 21:54:12
/ 芯片综合
dft compiler中有个 test_default_period默认为100ns,不知道这个周期与set_dft_signal -type ScanClock -timing {0 50} -port test_clk中的-timing后的时钟周期有什么区别或联系呢？他们俩的周期是不是要一样呢？一个是针对vector的一个是test clock的吧？如果不一样那样不就会有问题了嘛？有点搞不懂了，还请大家帮忙:)另外大家能不能说下：test_default_periodtest_defult_delaytest_default_bidir_delaytest_default_strobe[ 本帖最后由 reset_n 于 2008-8-16 12:16 编辑 ]
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2008-08-06 20:56:11
/ 芯片综合
求购pt workshop 2006或2007纸板
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2008-08-04 21:10:10
/ 数字后端
是要完全自己手工编写嘛？:)
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2008-08-04 12:41:29
/ 说文解字
UnitTile是什么意思
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2008-08-04 12:40:59
/ 说文解字
constant nets和constant cell是什么意思呢？
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2008-08-04 12:26:06
/ 数字后端
constant nets和constant cell是什么意思呢？
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2008-08-02 13:19:41
/ 芯片综合
不变的net，不变的cell?不知道该怎么理解还请大家指教:)[ 本帖最后由 reset_n 于 2008-8-2 14:15 编辑 ]
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2008-08-02 12:57:25
/ 芯片综合
为什么说层次化的pin就没有位置关系呢？还奇怪指教
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2008-08-01 19:07:48
/ 专业培训
花钱求购 PT workshop及其对应的lab guide 印刷版2006或更新版本哪位想转让的可留言谢谢
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2008-07-31 17:49:47
/ 数字后端
1 . 一个 apr工具，要求先connect_pg_nets命令，它完成Connects ports to the power or ground net.这里的ports和 net是什么呢？跟后面的pins和power rings或straps有什么区别呢？然后preroute_stardard_cells,它完成Connects power and ground pins in the standard cells to the power and groundrings or straps, and connects power and ground rails in the standard cells.不知道连接port跟net,跟连接pin与net有什么区别，感觉是一样的，有点迷糊了，还请大家指教2. netlist中的 1'b11'b0与 tie hi tie low cel
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2008-07-31 00:46:40
/ 数字后端
unit Tile什么意思:)
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2008-07-28 18:52:25
/ 芯片综合
在一个文档中看到这句话：Always make sure all std cells are connected before routing!但不明白为什么要这样，还请大家帮助谢谢:)
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