qingchuyu的个人空间 http://www.edacn.net/?uid-152688 Copyright(C) qingchuyu的个人空间 SupeSite/X-Space Sun, 23 Nov 2008 03:59:32 GMT 请教一个clockgating的问题 http://www.edacn.net/?uid-152688-action-viewspace-itemid-51448   但当存在门控时钟时,这个门控时钟也会继承set_dont_touch.
  所以综合后门控部分会存在DRCviolation.
一般这个violation怎么处理?
难道是在CTS的...]]> blog qingchuyu Wed, 02 Jul 2008 12:49:36 GMT 一个时钟的问题 http://www.edacn.net/?uid-152688-action-viewspace-itemid-51447 create_generated_clock -name clk_1024 -source clk -divide_by 32
问题是现在要对clk_1024分频到clk_1，clk_1作为后面的模块的时钟
本来很简单，但这时需要加入clr信号，使得clr撤除后clk_1能有一个很完整 blog qingchuyu Wed, 02 Jul 2008 12:48:08 GMT 请教个同步器约束的问题 http://www.edacn.net/?uid-152688-action-viewspace-itemid-51446 比如一个综合模块需要异步信号作为输入，所以我用两个DFF同步一下，问题是
  那输入PORT到第一个DFF输入D端的这个路径该怎么加约束，
  set_input_delay  这个好象这里不合适吧 ，毕竟是异步的
 &...]]> blog qingchuyu Wed, 02 Jul 2008 12:47:52 GMT 问个下载线的问题 http://www.edacn.net/?uid-152688-action-viewspace-itemid-51445 都使用并口jtag那种下载线
先谢了

[ 本帖最后由 qingchuyu 于 2008-6-23 21:35 编辑 ] ]]> blog qingchuyu Wed, 02 Jul 2008 12:44:31 GMT 关于if的综合结果,很奇怪 http://www.edacn.net/?uid-152688-action-viewspace-itemid-51444 1.对DC来说无区别,看来DC的优化能力真强大
2.用quartus来综合,分开写反而好,有兴趣的可以试试.

module test_if(clk,rst,out);
input clk, rst;
output out;
reg[5:0] cnt;
reg out;
[ema...]]> blog qingchuyu Wed, 02 Jul 2008 12:40:46 GMT