我在NC－verilog下仿出波形后，导出成VCD格式的文件，但是打开VCD，里面$scope的TB文件，没有TB下的顶层文件，这是怎么回事呢？在波形界面下是不是直接export成VCD就行了？

只看见说Verilog下利用dumpfile生成vcd文件，那VHDL怎么生成呢？

我用NC－verilog仿真后的波形直接export成vcd格式，然后启动PT，先在PT下读入design的网表，然后读入vcd文件，但是读vcd文件的时候老是出错，请帮忙看一下写的对不对：read_vcd11.vcd-stript_pathabc_tb/abc或read_vcd/home/user/11.vcd-stript_pathabc_tb/abc其中11.vcd是生成的vcd文件，abc_tb是testbench里的entity，abc是testbench里调用的component，也就是design的顶层名。这样老是提示我出错，好像是-stript_path用的不对！

我用NC－verilog仿真后的波形直接export成vcd格式，然后启动PT，先在PT下读入design的网表，然后读入vcd文件，但是读vcd文件的时候老是出错，请帮忙看一下写的对不对：read_vcd11.vcd-stript_pathabc_tb/abc或read_vcd/home/user/11.vcd-stript_pathabc_tb/abc其中11.vcd是生成的vcd文件，abc_tb是testbench里的entity，abc是testbench里调用的component，也就是design的顶层名。这样老是提示我出错，好像是-stript_path用的不对！