空间管理 您的位置: EDA中国门户网站 » NickQ的技术：ASIC Design Verification » 2008-05存档

ASIC Design Verification Verilog SystemVerilog SystemC Vera Synopsys Candence VCS DC NC Prototype FPGA Synplify Pro Xilinx ISE Chipscope Altera 本人喜交天下有志朋友， 技术交流、观点讨论可联系我（Nick） ： nickq@s2cinc.com

• [日志] SystemVerilog综合子集标准获好评，但是大佬Sysnopsys表示怀疑 2008-05-22
• [日志] 想起有人责怪凯明“把鸡蛋放在一个篮子里” 2008-05-21
• [日志] ARM的霸主地位才刚开始？MID设备，移动互联网 2008-05-15