ASIC Design Verification Verilog SystemVerilog SystemC Vera Synopsys Candence VCS DC NC Prototype FPGA Synplify Pro Xilinx ISE Chipscope Altera 本人喜交天下有志朋友， 技术交流、观点讨论可联系我（Nick） ： nickq@s2cinc.com
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2008-10-06 16:07:42
/ Synplify综合
一般做ASIC的喜欢用Synplify Pro做原型验证的综合工具，因为Synplify Pro考虑了很多ASIC设计转换到FPGA设计时候的问题，其中很重要的一个功能是对时钟的处理。我们知道ASIC的时钟和复杂，并且可以用后端来保证一些要求，但是做原型验证时却很痛苦，因为FPGA一般希望用“全局时钟”来保证延时。Synplify Pro对时钟做了很多处理。写了个总结，供大家探讨一下！！！！1.Gated Clock (门控时钟)2.Generated Clock (门生时钟)3.分频时钟....见附件
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