自己练习用SystemVerilog写VMM框架

    VMM框架充满Synopsys研发人员的智慧，他们用最少的代码完成最多的功能，把OOP的特点表达的淋漓尽致，也是SystemVerilog的完美体现。
   

    自己练习写VMM框架其实就是学习SystemVerilog过程，也是重新认识OOP的过程。

    2007年年底的一天，在网上看到一个对我来说是个新词-SystemVerilog，让我很有兴趣。十年前我就有一本Verilog的书，它们之间有什么不同？我陆续下载以些资料看开始学习，也知道了有个VMM，且又出版了日文版和中文版。

    学习软件总要有个环境，可是找不到PC版本的软件。看到有的网友谈到VMM，真是羡慕啊。一个偶然的机会我可以到真实的环境中用VCS编译一些例子了，不过就是路太远。每个往返50多元的油钱还得人家有时间，真是着急，但也无奈。后来萌发了一个自己写仿真框架的念头。

    当我用自己编写的VMM仿真框架、在自己的个人计算机上、用免费下载的ModelSim能够验证各种本应在VCS上编译的练习(包括带有多情节-scenarios发生器的论文)时的心情是难于言表的。

    对于有VCS环境的网友应该感谢“天赐良机”，没有VCS环境的网友也不必自卑，用自己编写的VMM仿真框架可以对OOP和SystemVerilog有更“清醒”的认识，对用SystemVerilog加VMM或OVM编写验证程序有很大的帮助

    目前我的入门级VMM仿真框架大约用了30个小时。是仅为运行例子的最小环境，它与Synopsys的VMM不能相比，仅供网友学习SystemVerilog和VMM时入门级参考。有VCS环境的网友就不必看了，“路不同，道就不同”。

    还是感谢大家的批评与建议。