WARNING : /work10/QXARD/chartered0.13/fb_csm13g_sc-x2_2004q1v2/aci/sc-x/apollo/csm13: bus naming style _ is not consistent with main lib这是什么意思？修正与否对后续工作有何影响?

C:\Documents and Settings\Administrator\桌面\新建 ACDSee BMP 图像.bmp

谁有Jupiter的power network synthesis的资料（1000EDA元悬赏），最好是培训文档，花人民币也可以了，

sram本身就有ring，为什么还要单独给sram做一个套ring？

计算网表中有多少行“assign”，是哪个命令来着？

module decode（）；input[511:0] data;input clk,rst_n;output[8:0] yima;....endmodule大致的逻辑功能是：假设data的两次变化之间的时间足够长，每次data只能有某一位为“0”而其他位都为“1”，而且“0”的出现是随机的。检测“0”出现的位数，比如说data[45]==0,那么输出yima==45;data[511]==0,yima==511 and so on要求设计RTL实现最大的速度。或者说最大的arrival time.（时间仓促，忘记说了，哈哈）[ 本帖最后由 TomPaul 于 2008-11-27 01:18 编辑 ]

module decode（）；input[511:0] data;input clk,rst_n;output[8:0] yima;....endmodule大致的逻辑功能是：假设data的两次变化之间的时间足够长，每次data只能有某一位为“0”而其他位都为“1”，而且“0”的出现是随机的。检测“0”出现的位数，比如说data[45]==0,那么输出yima==45;data[511]==0,yima==511 and so on要求设计RTL实现最大的速度。或者说最大的arrival time.[ 本帖最后由 TomPaul 于 2008-11-27 01:19 编辑 ]

由于对speed要求太高，所以尝试了一下这个命令结果输出的网表文件，把我的各个module合并成一个，只保留了顶层模块top.v和分频模块clk_div.v，我记得刚开始学数字IC的时候，老师就说一个module里不能有几个时钟信号，可我使用这个命令后，top.v有3个同时工作的时钟，这样会有什么影响呢？当然这样做，speed的确有了明显的改观

268个sram（两组，一组255，一组13）芯片面积（数字）4000*4300mm，如何考虑其fp,ring,stipe，？一定要全部手动调整？我想先自动摆放，然后个别调整，不知道这样的效果如何？还请各位给点意见，谢谢了！~

WARNING : The library bus naming style has not been set, so the default '_' will be used. The dbSetLibBusNameStyle command can be used to set the library bus naming style.WARNING : The library and db bus naming styles do not match, so the db bus naming style '[%d]' will be mapped to the library bus naming style '_'.WARNING : Port 'Q_' missing from cell RA1SH_HC_out16.FRAMWARNING : Port 'Q_' missing from cell RA1SH_HC_out16.FRAMWARNING : Port 'Q_' missing from cell RA1SH_HC_out16.FRAM

如果只用read_lef只能产生CEL和FRAM，PWR和TIM怎么产生？用什么命令？

pt_shell> report_timing -to divider/clk_div_odd_neg_reg/D****************************************Report : timing-path full-delay max-max_paths 1Design : ARD_Digital_topVersion: V-2004.06-SP1Date: Sun Nov 23 18:33:53 2008****************************************Startpoint: div_en[2] (input port)Endpoint: divider/clk_div_odd_neg_reg(falling edge-triggered flip-flop clocked by clk)Path Group: clkPath Type: maxPoin

时钟分频模块clk_div_DA，有div_en来控制产生占空比为1：1的1~8分频的时钟给DA模块由于存在奇数分频，所以现逻辑控制产生奇数分频clk_div_odd和偶数分频clk_div_even然后再由div_en通过组合逻辑控制将clk_div_odd或clk_div_even输出到clk_div。module clk_div_DA(clk,rst_n,div_en,clk_div);input clk,rst_n;input[2:0] div_en;output clk_div;reg clk_div_odd,clk_div_even;always@(posedge clk or negedge rst_n)clk_div_odd

1、256*8 ，128*16，64*64三种sram，如何根据项目来选择不同的sram，说明原因。2、如果选择了64*64的sram，那么请问每次写入16位的数据，如果写控制逻辑来保证，每次写入的数据不会覆盖以前写入的数据？

输出信号直接接到模拟电路，驱动6个并行的反相器，set_load的值设置成多少合适？

5个12位的信号求和，我设置set_max_delay，不设置max_areacompile -high但是每次都综合成4个dw01_add，也就2.9ns，而designware里提供了大部分的加法器算法和结构今天我在代码中直接例化dw01_csa，可以跑到2.1ns奇怪了，难道DC自己不知道csa比其他的加法器更适合于只要求speed的“5个12位的信号求和”？！(.13um工艺)[ 本帖最后由 TomPaul 于 2008-11-12 00:47 编辑 ]

5个输入信号相加，bit_width=12，哪种加法器结构或者加法器算法是最快的module adder_DW01_add_2 ( A, B, CI, SUM, CO );input [14:0] A;input [14:0] B;output [14:0] SUM;input CI;output CO;。。。。endmoduledc2007下的上面这个designware用的是哪种加法器算法？cla or rpl？（report_resources 可以看到，dc自己使用了pparch，不过多数相加csa是最快的，是dw01_csa，不是dw01_add中的csa实现，目前为2.1ns，可以接受了:lol: ）[ 本帖最后由 TomPaul 于 2008-11-12 16:04 编辑 ]

前仿没有问题dc之后提出网表做后仿，出现了这种问题moduleinput clk;assign sram_clk=~clk;endmodule综合后，网表一部分如下：CLKINVX6 U3 ( .A(clk), .Y(sram_clk) );RA1SH_HC sram255 ( .Q({Q255_7_, Q255_6_, Q255_5_, Q255_4_, Q255_3_, Q255_2_,Q255_1_, Q255_0_}), .A({n836, n802, n771, n742, n715, n684, n649, n617}), .D({1'b0, 1'b0, 1'b0, 1'b0, 1'b0, 1'b0, 1'b0, 1'b0}), .CLK(sram_clk), .CEN(N[1]), .WEN(1'b1) );后仿的时候显示sram_clk为不定态，而clk是正常的，这是什

PointIncrPath-----------------------------------------------------------clock clk (fall edge)1.6501.650clock network delay (ideal)0.0001.650N_column/N_reg_228_/CKN (SDFFNSRX4)0.000 #1.650 fN_column/N_reg_228_/Q (SDFFNSRX4)0.7562.406 rN_column/N[228] (comp_array_N)0.0002.406 rsram/N[228] (encoder)0.0002.406 r--More--

sram的输入信号，clk，cen，addr作post synthesis的sta的时候，setup是满足的，但是做dc后的post_sim的时候，cen的setup却不满足了而且输入信号到cen端的delay太小，怎么处理这个问题呢？