PCI系统结构（第四版） 第4章 之三

在所有插入式PCI插卡都要求PERR#引脚的实现（通常要求在系统板设备上实现）。数据奇偶校验错误信号PERR#可由PCI设备在以下环境中传送：

■    在写数据段的过程中，PCI目标检测到数据奇偶校验错误时，目标必须在它的PCI配置状态寄存器中设置检测的奇偶校验错误位，并有效PERR#信号（如果它的配置命令寄存器中的奇偶校验反应位设置为1），然后它可继续交易，或者有效STOP#信号提前终止交易。在一个突发写交易中，主设备负责监视PERR#信号，保证每一个数据项在写进目标的一瞬间不会损坏。

■    在读数据段的过程中，PCI主设备检测到数据奇偶校验时，主设备必须在它的PCI配置状态寄存器中设置检测的奇偶校验错误位，并使PERR#信号有效（如果它的配置状态寄存器中的奇偶校验反应位设置为1），平台设计者可能包括了监视PERR#信号的第三方逻辑，或者让主设备产生错误报告。

为了确保正确的奇偶校验对执行奇偶校验检查的任何PCI设备都可用，所有PCI设备必须在AD[31：0]、C/BE#[3：0]和PAR上为地址和数据段产生偶校验。PERR#在目标上作为输出，并且在主设备上作为输入和输出。一个交易的主设备负责报告数据奇偶校验错误给软件，为了这个原因，它必须在写数据段过程中监视PERR#信号，以确定是否目标已检测到数据奇偶校验错误。当检测到一个奇偶校验错误时，主设备采取的行动是根据设计而定义的，它可与目标重试，或选择终止交易，以及生成一个中断请求设备的中断处理。如果主设备向软件报告失效，它必须在它的PCI配置状态寄存器中设置主设备数据奇偶校验错误位，此时，PERR#信号由一个设备驱动。

系统错

任何PCI设备都可驱动系统错误信号SERR#报告地址奇偶校验错误、专用周期的数据奇偶校验错误、关键错误而非奇偶校验。在所有的插入式PCI卡上都要求SERR#实现地址奇偶校验，核查或报告使用SERR#的其他重要错误，这个信号因为报告严重错误而称作“最后的求助”，非严重的和可纠正的错误应采用其他方式以提示。在一台PC兼容机中，SERR#通常会引起一个NMI给系统处理器（尽管没有限制设计者使它产生一个NMI）；在Power PC、兼容PReP平台上，通过使TEA#或MC#有效，从而向主机处理器报告SERR#有效，并引起机器核查中断，这与INTEL世界中的NMI具有相同的功能。如果PCI设备的设计者不想起动NMI，应该用其他方法而不是SERR#信号对错误状态做标记（如在设备状态寄存器置位并生成中断请求）。SERR#是PCI时钟同步信号及漏极开路信号，在同一个时间，它可由多个PCI代理驱动。当它有效时，设备驱动低电平一个时钟，然后使它的输出驱动器为三态。在SERR#上的保持电阻负责将它转回无效状态（需要2-3个时钟周期）。

   SERR#是PCI—PCI的另一侧输入。

Cache支持（侦测结果）信号

   表4-4给出了现已删除的PCI Cache支持信号的简要描述。

表4-4 Cache侦测结果信号

   该规范规定在PCI总线上不能支持可缓冲存储器的系统，应该在每一个插入式连接器的SDONE和SBO#引脚上，提供一个上拉电阻。任何时候主设备都试图访问带有存储器的PCI插卡，插卡总是能检测到一个清楚的侦测（系统主板上拉可保持SDONE有效、SBO#无效），并允许主设备访问它。

   在系统起动时RST#有效，从而使Cache行容量配置寄存器清为0，在不能支持缓冲PCI存储器的系统中，在配置软件使用设置PCI配置命令寄存器的存储器空间位使能可设置的存储译码器之后，这个寄存器仍保持0。在这种情况下，存储器可能忽略了侦测信号，从而允许更快速的访问。另一方面，在设备被使能后，寄存器内的非0值，表明处理器的Cache保持由这个存储器中读进来的多个信息备份，因此，直到侦测结果由桥显示出来后存储器目标才有反应（TRDY#有效）。