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3分频的verilog实现(转载)

上一篇 / 下一篇 2006-09-11 17:14:11 / 天气: 晴朗 / 心情: 高兴

verilog实现3分频

分析思路：
首先考虑输入输出，作为分频电路，有一个时钟输入端，clk,输出端div3,再加一个复位端（这里不加也可）
所以输入 clk,rst
   输出 div3
再考虑状态转换的问题
   既然是3分频，应该有3种状态，0、0、1 or 1、1、0（0、1、1）
在时钟的作用下，应该不停的在这三种状态下转换，并且输出仅仅依赖于当前的状态

代码如下：

//Moore fsm
// Written by keaty,University of Southeast

module div_fsm (clk,rst,div3);
input clk,rst;
output div3;
reg div3;

parameter[1:0]  S0=2'd0,
S1=2'd1,
S2=2'd2;

reg[1:0] state,next_state;

always @ (posedge clk)
begin
if(!rst) state<=S0;
else    state<=#1 next_state;
end

always @ (state)
begin
//default values
next_state=S0;
case (state)
S0: begin
   next_state=S1;
   div3=0;
      end

S1: begin
         next_state=S2;
   div3=0;
      end

S2: begin
         next_state=S0;
   div3=1;
      end

endcase
end
endmodule

// test benches
module div_fsm_t;
reg clk,rst;
wire div3;

div_fsm U1(clk,rst,div3);

initial begin
clk=0; rst=0;
#300 rst=1;
end

always #50 clk=~clk;
endmodule

所有的整数分频器都可以按照次方法来实现。

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引用删除演绎精彩 / 2006-09-13 22:02:12: module f3c(clk, reset,clk_out);

input clk, reset;
output clk_out;

wire clk_out;
reg clk_out1, clk_out2;

reg [1:0] count1, count2;

always @(posedge clk or negedge reset)
if(!reset)
   begin
      count1 <= 0;
      clk_out1 <= 0;
   end
  else if(count1 == 1 )
   begin
      clk_out1 <= ~clk_out1;
      count1 <= count1 + 1;
   end
  else if(count1 == 2)
   begin
      clk_out1 <= ~clk_out1;
      count1 <= 0;
   end
  else
      count1 <= count1 + 1;

always @(negedge clk or negedge reset)
if(!reset)
   begin
      count2 <= 0;
      clk_out2 <= 0;
   end
  else if(count2 == 1)
   begin
      clk_out2 <= ~clk_out2;
      count2 <= count2 + 1;
   end
  else if(count2 == 2)
   begin
      clk_out2 <= ~clk_out2;
      count2 <= 0;
   end
  else
      count2 <= count2 + 1;

assign clk_out = (!clk_out1 )&& (!clk_out2);

endmodule

引用删除演绎精彩 / 2006-09-13 21:59:23: module devide_3(ref_clk,rst_n,clkout);
input  ref_clk,rst_n;
output clkout;

reg div1,div2;
reg [1:0]count;

always@(posedge ref_clk or negedge rst_n)
begin
      if(!rst_n)
            count <= 0;
   else if(count[1:0]==2'b10)
            count <= 0;
      else
            count <= count+1;
end

always@(posedge ref_clk or negedge rst_n)
begin
      if(!rst_n)
            div1 <= 0;
      else if(count[1:0] == 2'b00)
            div1 <= ~div1;
      else
            div1 <= div1;
end

always@(negedge ref_clk or negedge rst_n)
begin
      if(!rst_n)
            div2 <= 0;
      else if(count[1:0]== 2'b10)
            div2 <= ~div2;
      else
            div2 <= div2;
end

assign clkout = div1^div2;
endmodule

引用删除演绎精彩 / 2006-09-13 21:58:31: 楼上的，你的这个代码有点问题的，我给你们两个三分频代码看。

引用删除 shidai / 2006-09-13 11:12:46: 也是在网上看的50%的三分频,请大家参考评论
module devide_3(ref_clk,reset,clkout);
input ref_clk,reset;
output clkout;

reg [1:0]count;

always@(posedge ref_clk)
begin
if(!reset)
count <= 0;
else
if(count[1:0]==2'b10)
count <= 0;
else
count <= count+1;
end
reg div1,div2;
always@(posedge ref_clk)
begin
if(count[1:0] == 2'b00)
div1 <= ~div1;
else
div1 <= div1;
end

always@(negedge ref_clk)
begin
if(count[1:0]== 2'b10)
div2 <= ~div2;
else
div2 <= div2;
end

assign clkout = div1^div2;
endmodule

不如楼主的容易记忆理解