FPGA的同步设计技术

同步设计技术：

        使用一个全局时钟；除了使用DCM/DLL，不要内部产生时钟。如果有多个时钟同步的输入，就将其同步到最快的时钟上，然后使用时钟使能信号降低数据的传播速度。

        确保内部产生的复位信号是同步的；

        只使用时钟信号的一个沿；时钟沿有漂移，若使用两个时钟沿的话，就会降低电路的可靠性。如果时钟是由DCM产生并进行占空比修正，。。。

        使用边沿触发的触发器（避免使用锁存器）；

        使用同步电路进行跨时钟域设计；

        对顶层的输入输出进行寄存，从而达到最佳性能和提高管脚锁定能力；

        对页面级输出进行寄存；能够在综合时安全地保留层次结构。同时也能比较容易地将时序报告中的关键路径与代码对应上。

        使用层次结构分离功能模块和时钟域；正确的使用层次结构，可以独立的对每个层次进行优化，对每个层次的功能和性能需求分别进行考虑。

        对关键路径使用流水线技术；

        对需要注意的地方如多周期路径和关键路径进行注释；