门控时钟

下图给出了一个门控时钟的例子．


此电路是违反了同步设计的第（４）条规则．这种门控时钟会产生一些问题，这些问题在ＦＰＧＡ里非常糟糕．因为ＧＡＴＥ信号很容易被延时，所以在ＧＡＴＥ信号之前的时钟信号上升沿能够先于ＧＡＴＥ信号起作用．这样，这样一来数据就在一个不允许的时钟周期里被送入触发器．如下图

使能或者禁止输出的正确方法不是将控制逻辑设在时钟输入端，而是将控制逻辑放在数据输入端，如下图所示

实际上，这个电路是由一个使能型触发器组成的，该触发器有一个ＤＡＴＡ信号端和一个ＧＡＴＥ信号端，而ＧＡＴＥ信号就起到使能和禁止触发器的作用．在这个同步设计中，触发器总是被ＣＬＫ信号直接控制．ＧＡＴＥ信号控制输入端上的ＭＵＸ，决定是把新数据送入触发器，还是老数据返回后再送入触发器．