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最新留言

• 我现在也在学习Verilog，我已经把你加为好友了。以后我会经常

最新评论

• [日志] 不用的，只要判断FIFO非空的时候都可以读取的。可以利用FIFO的
• [日志] :victory:
• [日志] 哇，每天都写呀，这么勤奋！
• [日志] 請問一下,我買了一顆IDT7203的FIFO,想請問FIFO一定要資料全滿
• [日志] 呵呵，相对于Celoxica公司的DK工具, Mentor公司的Catapult C还
• [日志] 不断的在进步啊。
• [日志] 发展真快啊
• [日志] 写hdl的越来越没前途了。:'(
• [日志] 评分: 3
• [日志] 我深有体会啊

我的回复

• 请教几个DC的初级问题
• 哪位朋友能帮忙内部推荐下logic design的职位呢？
• 请问芯片级的output delay如何设置
• 发个西电的VLSI基础

收藏的帖子

• 读spef 和 sdf 的timing 结果相差较大，读rc有多个not annotated nets
• 谁能讲下DC中uniquify饿作用？
• 如果只要care芯片工作速度，用什么综合指令？
• 请教CLOCK的latency ,skew ,offset的区别
• HLEP：关于DC网表中出现assign语句的解决方法
• 这种warning,是不是意味我们设计或是脚本设计不好?
• 讨教在DC综合时ram的问题
• how to fix slew?
• 如何计算FIFO的深度呢？
• 一个三分频的verilog的代码，占空比为50%，仿真没有问题，可不可以综合？谢谢了

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我的足迹

• [日志] verilog 可综合的代码风格
• [日志] linux和unix的区别
• [日志] 决定高薪的细节守则
• [日志] ncverilog的一些命令
• [文件] Cadence IC 设计 （全流程）
• [日志] unix find exec 用法
• [日志] Unix 下的 Basic ─ TCL & TK入门的不错教材
• [日志] 找工作要去的网站【保持更新】
• [日志] Astro中timing 的设置的问题
• [日志] 信产部接受WCDMA和CDMA2000为中国3G行业标准

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