基于Quartus II + ModelSim 的后仿真(原创!)

上一篇 / 下一篇  2007-04-07 16:23:58 / 天气: 舒适 / 心情: 高兴

查看( 1394 ) / 评论( 21 )
忙了好几天终于把后仿真搞定了!决定把遇到的问题详细写出来,供大家参考。EDA中国门户网站9zN\U$H;g X#TC7o
前几天也认真地看看ModelSim的子论坛<库>发现做后仿真遇到建库问题的网友很大,我也把其中的一些典型问题分AE和XE版给整理下来了,现一并传上。为了写这三篇文章可把我给累坏了(最后完成了心里非常高兴!),还得偷偷摸摸地,怕“老婆”说我“不务正业”。
"a%e*| JK0Quartus II + ModelSim SE的VHDL版本!共12页的PDF。
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仿真库问题(三个PDF文件).rarEDA中国门户网站cxEb5U @5\0n
(2007-04-07 15:43:51, Size: 419 kB, Downloads: 0)


FPGA/CPLD器件价格查询

TAG: 后仿真 ModelSim Quartus VHDL

555chip发布于2007-04-07 16:26:54
靠,大好人一条
shuqian发布于2007-04-07 20:03:30
多谢楼主。正困惑呢
chenhongyi的个人空间 chenhongyi 发布于2007-04-07 21:49:03
辛苦了这么多天的成果,没什么人和我分享!郁闷。。。。。。
zzm_3392发布于2007-04-07 22:48:41
斑竹就是不一样啊www.edacn.net,O$RVA3J?&u7j
不顶不行了
redfox29发布于2007-04-08 10:30:29

kly_dream的个人空间 kly_dream 发布于2007-04-08 11:42:29
楼主不错,好人啊!!!
chenhongyi的个人空间 chenhongyi 发布于2007-04-08 12:09:38
对于verilog的作用域应该这样填写
以下面的程序为例:最专业的FPGA/IC设计论坛.p4a7E-gE? @,w;^']
//主程序
6J)i4e3tB7ftwww.edacn.netmodule sim(reset,clk_in,clk_o1,clk_o2);
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reg clk_o2;
@ \4`|,C1U7n最专业的FPGA/IC设计论坛assign clk_o1 = clk_in;为您提供逻辑设计资料,IC设计资料,每天我们的精英团队都在提供更多的设计文章        K}5B2zv{ i?
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)DigVwD;t为您提供逻辑设计资料,IC设计资料,每天我们的精英团队都在提供更多的设计文章//测试平台
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reg reset,clk_in;
o^/B8_6N _;Gn#Cwire clk_o1,clk_o2;
7y+X^qr;fMFPGA,CPLD,EDA,IC,Altera,Lattice,Xilinx,Modelsim,Synplify,Quartus,ispLever,ISE,Simulation,HDL,edacn,bbs,boardsim aa(.reset(reset),.clk_in(clk_in),.clk_o1(clk_o1), .clk_o2(clk_o2));'r1h\ k]0X
//sim aa(reset,clk_in,clk_o1,clk_o2);EDA中国门户网站Dq4}_#WdRJ
always为您提供逻辑设计资料,IC设计资料,每天我们的精英团队都在提供更多的设计文章$R `|G(Nx6fu `
#5000 clk_in = ~clk_in;www.edacn.netO-BG{]4b9vVLTFc
initial最专业的FPGA/IC设计论坛6J#awO-}p
beginEDA中国门户网站0a"p5T-]ei(G
clk_in = 0;为您提供逻辑设计资料,IC设计资料,每天我们的精英团队都在提供更多的设计文章 hj"^KFg dSur]tx
reset = 0;最专业的FPGA/IC设计论坛HvJ:qMhh3{*X
#10000;为您提供逻辑设计资料,IC设计资料,每天我们的精英团队都在提供更多的设计文章X7LUfGF(A/M&p
reset = 1;
~Sm {FFPGA,CPLD,EDA,IC,Altera,Lattice,Xilinx,Modelsim,Synplify,Quartus,ispLever,ISE,Simulation,HDL,edacn,bbs,board#1000000 $stop;
DA4y&Mn7Q;Ezwww.edacn.netend最专业的FPGA/IC设计论坛%xO]DMB
]7]

endmodule
0z/V%s6iw8O4bnI对于verilog的作用域应该填:aa
R'sijgf最专业的FPGA/IC设计论坛
"GE/k9d+O7h.W最专业的FPGA/IC设计论坛[ 本帖最后由 chenhongyi 于 2007-4-8 20:09 编辑 ]
lxmpanther发布于2007-04-08 19:37:32
搂住好样的,写的很详细了
sIdVrO9v0C SEDA中国门户网站谢谢
zhang_anwen发布于2007-04-09 13:56:59
嗯,我再看看,一直没解决这个问题呀
zhang_anwen发布于2007-04-09 14:03:14
我按着pdf文件里的步骤作,会出错呀.
chenhongyi的个人空间 chenhongyi 发布于2007-04-09 14:22:11

QUOTE:

原帖由 zhang_anwen 于 2007-4-9 13:56 发表 为您提供逻辑设计资料,IC设计资料,每天我们的精英团队都在提供更多的设计文章2Wn
btJy+gmU

嗯,我再看看,一直没解决这个问题呀
www.edacn.net2p^w&q};O.n
如果还是解决不了,我们可以继续切磋!www.edacn.netVF
X9[#j5c3U)m
ap


nLf1x5f/@3uwww.edacn.net[ 本帖最后由 chenhongyi 于 2007-4-9 14:36 编辑 ]
zhang_anwen发布于2007-04-09 14:23:03
楼主能详细的把基于verilog操作的过程贴出来么?
chenhongyi的个人空间 chenhongyi 发布于2007-04-09 14:36:20
没问题。等今天晚上我来详细写一下!
zhang_anwen发布于2007-04-09 17:07:31
好的,我等着兄弟,非常感谢.
王文元(bandao)的博客 bandao 发布于2007-04-09 18:01:29
回复 #4 chenhongyi 的帖子
公司下不了 啊  。。。。。。。。。只能回家下了
王文元(bandao)的博客 bandao 发布于2007-04-09 18:03:39
回复 #14 chenhongyi 的帖子
所谓的fpga的库是从哪里获得的啊 。。?
KQ        JJ7M6\rm]afwww.edacn.net还是quartus自带的啊 ???FPGA,CPLD,EDA,IC,Altera,Lattice,Xilinx,Modelsim,Synplify,Quartus,ispLever,ISE,Simulation,HDL,edacn,bbs,board M[eYW6_9h5v2i-w
后缀名是什么啊 ???
f6`F!bz IIFPGA,CPLD,EDA,IC,Altera,Lattice,Xilinx,Modelsim,Synplify,Quartus,ispLever,ISE,Simulation,HDL,edacn,bbs,board
1i8j+jQ
I9c.{%owww.edacn.net
刚接触有点晕啊
cumtcrystal发布于2007-04-09 18:57:24
谢谢
搂住好样的,写的很详细了
y,W        Z8Y9o0aEFPGA,CPLD,EDA,IC,Altera,Lattice,Xilinx,Modelsim,Synplify,Quartus,ispLever,ISE,Simulation,HDL,edacn,bbs,board谢谢
chenhongyi的个人空间 chenhongyi 发布于2007-04-09 22:37:18

QUOTE:

原帖由 bandao 于 2007-4-9 18:03 发表 为您提供逻辑设计资料,IC设计资料,每天我们的精英团队都在提供更多的设计文章,Y\6h/rPL5P
所谓的fpga的库是从哪里获得的啊 。。?EDA中国门户网站V5g#jId2S2Z
还是quartus自带的啊 ???最专业的FPGA/IC设计论坛Y#C?-Fp'y
后缀名是什么啊 ???
2bQZ-zoKnqEDA中国门户网站 EDA中国门户网站
a#^~
d&j

刚接触有点晕啊
www.edacn.net)g5?]6Nx9JA
里面写得很清楚,在Quartus的安装目录eda/sim_lib
zhang_anwen发布于2007-04-10 13:16:44
郁闷阿,出来的后仿真结果还是不对。
终日乾乾发布于2007-04-14 15:36:35
先看了再说!辛苦了!
我来说两句

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