VHDL和Verilog语言的选择

语言的选择

设计小组面对的第一个决策通常是选择使用的语言。作为本书的作者，笔者曾面对同样的问题。大多数情况下，名家公司已经选择了一种语言，并且在语言的授权、培训和知识产权方面进行了大量投入，因此不需要再做选择。但对于小公司、处于过渡期的公司和没有公共CAD组的公司而言，这往往是由决策者的个人知识和喜好决定的。

VDHL和Verilog

笔者认为VHDL和Verilog都有不足之处，尤其是用于验证方面。两种语言都不利于描述可综合性设计，一种语言在某些方面实现起来更容易些，另一种语言可以更好地映射某种特定模型的功能，总的来说二者不相上下。

   某些功能只有Verilog才有。就笔者个人的经验而言，Verilog是一种被滥用的语言，它比VHDL更容易学习，它具有更平缓的学习曲线。这两种语言都具有同样的概念：顺序语句、并行语句、结构语句和并行机制。

   无论使用哪种语言，必须学习这些概念。Verilog语言的要求比较简单，它容易给用户造成错觉。例如，在编译过程中没有语法错误或者仿真结果看上去是正确的，使用户言误认为他们了解所使用的语言。然而，随着时间的流逝和设计复杂度的增加，设计会出现不稳定状态，代码的结构也越来越脆弱，最终使用户不得重新学习这些重要的概念。这两种语言的学习曲线下的面积是相同，VHDL的学习曲线相对更陡峭，换句话说，VERILOG的学习时间更长。