clock divider
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下一篇 2006-08-15 01:05:06 / 天气: 晴朗
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module clk_div
)b%CcPGNt'N!|38583(EDA中国门户网站+^&VQ+_9|'E+w&Dv0x9xh
input iclk,EDA中国门户网站W\ efIlc_']
output reg oclk
0{YX[!yNO38583);EDA中国门户网站:JoMp.{jNR
parameter clk_reg_length=5;
8xs]!nQ{|/O-f38583`define length clk_reg_length
reg [`length-1:0] clk_reg;
always@(posedge iclk)EDA中国门户网站e,Dz*~|
begin
a
PM-x)vrl38583 clk_reg<=clk_reg + `length-1'b1;
A;O1ym-c:|*?N&G38583 oclk<=clk_reg[`length-1];
W'e5eWA'B38583 end
Z.O%D/f5P-EMej38583endmodule
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Verilog