用於高速数字转换器的低抖动时钟设计

作者：Steve Lee、Ken Yang，Maxim公司应用工程师
_.`OJ p)Ir'v0　　引言
wdpiNjx0　　高速性能的模数转换器需要一个相位噪声小（抖动小）、能够工作在GHz范围的时钟。传统的晶体振荡器输出的抖动小，但是当频率超过120MHz时，就很难找到频率这麽高的晶体振荡器。

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%f7NM.j9J$mv&k0　　图1是简化了的高速数字转换系统，其中包含一个带通滤波器、A/D转换器、高频时钟、高速存储设备和处理部件。除MAX104以外，图中的高频时钟对於高速数据转换精度起著重要的作用。如图2所示，这个高频、低相噪时钟是由压控振荡器（U1）、锁相环（U2）和晶体振荡器（U3）组成。用于产生高频时钟的振荡器MAX2620能够产生高达1GHz的振荡频率，同时它的噪声性能相当好。因为固有的频率偏移，通常需要一个锁相环（PLL）通过比较VCO的输出与晶振频率的差异，将VCO的输出频率锁定到所要求的频率。

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　　在选择高速数据转换系统使用的VCO时，不仅要考虑振荡频率，时钟抖动也是必须考虑的关键参数。抖动是一个短期的、非积累性变量，表示数字信号的实际定时位置与其理想位置的时间差，图3是一个有抖动的采样时钟信号。时钟的抖动是由内部的各种噪声源所引起的，例如热噪声、相位噪声和杂散噪声。对数字转换器而言，抖动影响它的信噪比（SNR）。

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　　时钟抖动对ADC信噪比的影响EDA中国门户网站!U-G"ol.IK&pMH
　　时钟源产生的抖动会使ADC的内部电路错误地触发采样时间。如图4所示，在采样时间上的不确定性△t相当等于幅度上的不确定性△A。结果造成对模拟输入信号在幅度上的误采样，从而恶化了ADC的信噪比。

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:T9DnSOT0　　在时钟抖动给定时，可以利用下面的公式计算出数字变换器的最大信噪比：EDA中国门户网站:Ds4N3W G)F"mY5e
ΔA/Δt = 斜率= Aωcos(ωt) 　　　　　　　　　　　　　　　　　(1)
S }'@.m2K(X]Aems0　　当cos(ωt) = 1时，斜率达到最大。因此，EDA中国门户网站;sBb dEz.W
　　ΔA/Δt = Aω　　　　　　　　　　　　　　　　　　　　　　　　　　(2)EDA中国门户网站F[^xQ,J
　　由(2)可得
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R*['j8J*_Y'[0　　A/ΔA = 1/Δtω(3)
Vb$y3Qn0　　根据定义，A/△A是信噪比，△t是抖动的均方根值（RMS）。式(3)可以改写为：EDA中国门户网站d+ECX8HIc
SNRADC = 1/σRMSω= 1/2πfσRMS 　(4)EDA中国门户网站9ZnO(|4]_B
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　　例如，如果模拟输入信号是250MHz，希望高速数据采样系统达到50dB的信噪比，则均方根抖动必须低于2ps。
t$L t#\k0　　噪声源如何引起抖动
n1G sR-U8v9S ]0　　热噪声、频率调制、幅度调制、相位调制和杂散噪声引起时钟抖动。因为难以区分由AM、FM和PM引起的噪声，所以将这三种噪声统称为相位噪声。为了说明相位噪声的计算，我们以一个使用了MAX2620 VCO和PLL的高频电路作为例子。EDA中国门户网站;|4dqdc6c ZM
　　热噪声对抖动的影响
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yW"GW p |0　图5是简化了的VCO相位噪声轮廓图。MAX2620输出级放大器的热噪声基底大约为-147dBm/Hz，它是有限带宽的高斯白噪声。有效带宽大约为工作频率的两倍。当MAX2620正确地调谐到需要的输出频率时，噪声基底对抖动的影响可以用下面的公式计算：

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　　式中στ2是边沿抖动变化(单位是s2)，ωo = 2πfo，是振荡器中心角频率(单位是rad/s)，fo 是振荡器的中心频率(单位为Hz)，f表示相对于中心频率的偏移(单位：Hz)，τ是半个周期(单位：s)，L(f)是在频率偏移f处的相位噪声（单位是dBc/Hz）。EDA中国门户网站/@/gTNA1l+w
　　为了进一步改进噪声的性能，人们往往在VCO的输出端使用一个频率响应类似于带通滤波器的功率匹配网络（L2和C6），对带宽外的噪声有一定的衰减作用。这样，我们就能够利用从0 Hz到f0的积分估算最差情况下的噪声，该范围以外的噪声被大大削弱，可以忽略。EDA中国门户网站&]X e;gp?(a4[U!AA
　　因为从0到f0的范围内噪声基底是平滑的，L(f)可视为常数，于是公式(5)简化为：

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    (6)

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6~Dp9O0~ Vb^0     (8)

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$x1R:O si AKD`O)p0　　由噪声基底引起的边沿时钟抖动是：

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EOxd f$}"E.o0 (9)EDA中国门户网站taG0s H3_m7T

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　　因为热噪声是不相关的，所以抖动是非积累性变量。这时周期性抖动与边沿抖动相同。
O5_1Z7j-om0　　公式(8)也可写成：
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Ix id3yFE0     (10)EDA中国门户网站yg z_%HOm u wX

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　　公式中的SNROSC是噪声基底引起的振荡器的信噪比。EDA中国门户网站G8AK'gIZ
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　　相位噪声对抖动的影响
)j;x'`7i7A5D2U8Rt0相位噪声定义为：在一个偏频上噪声功率与时钟（载波）信号功率的比值。通把它归一化到1Hz带宽，单位是dBc/Hz。如图5所示，在100kHz的频偏处的相位噪声是-118dBc，这意味著在1Hz的带宽内、在1000.1MHz上的噪声功率比在1000 MHz上的载波功率值低118dB。用公式(5)对相位噪声积分（偏频从0Hz到1MHz）得到相位噪声引起的抖动。但是如果时钟的相位噪声有-20dB/十倍频程的斜率，公式5就可以简化成公式11，MAX2620在振荡情况下有-20dB/十倍频程的斜率，故根据公式11可以计算出相位噪声引起的周期抖动：

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　EDA中国门户网站W+xD\D*u

+_e,o v|sw%`%I0     (11)

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bP0　　式中f是对时钟频率的偏频，它必须在相位噪声每十倍频程下降20dB的范围内。相位噪声L(f)是MAX2620在偏频f=100kHz时的特性。当f=10kHz时的抖动不会改变。
3h;})hN#l0　　杂散成分对抖动的影响EDA中国门户网站#@$Y|$X/bm$K`:X_
　　一个基于PLL的时钟信号会产生杂散，如果不能抑制这些杂散，它们会恶化抖动的指标。
V$GC5Yp TH3N0　　图6是用频谱分析仪观察到的1GHz时钟信号频谱图。如图所示，两对功率约低于载波75dBc和85dBc对称杂散噪声。这些杂散噪声与载波的频率间隔和它们之间的频率间隔是由锁相环的比较频率决定的。因此，与载波相邻的两个杂散噪声以及后续杂散噪声之间的频率间隔正好是1MHz。此外，在20MHz的频偏处存在晶体振荡器产生的另外一对-75dBc杂散噪声（图中未标出）。下面这个公式可以将这些杂散噪声转换成抖动：
z*ps,{#s0

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E1G*K/cN S0 EDA中国门户网站.PyQO Yk

    (12)

C.V*nc s1JW{&TrD0 EDA中国门户网站I k(`QBi

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　　其中fm是出现相位噪声杂散成分的偏频。当m=1时，周期抖动为4.38x10-6ps。在ADC的实际应用中（如MAX104），由杂散噪声引起的抖动可以忽略。
4MV|M:e,JV0　　总抖动
+['y:c(D \d
~4`u0　　总的周期抖动是各种抖动平方和的平方根函数，可用下式计算：
^.M%|#J W)o"}Jt0EDA中国门户网站n\+D lj6y;o%^~

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    (13)

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5j#g JF I)Q ^ {r%_6Wt!HC0　　代入数据可得到EDA中国门户网站;E ]$q&C(xM&itg
　　锁相环　　由于温度、电源、负载等会引起VCO的固有频率漂移，VCO很少单独使用。通常的做法是引入一个锁相环，将VCO的输出锁定到一个所需的频率上。如果设计得当，锁相环能减少相位噪声。在环路带宽内的相位噪声比自由振荡VCO的相位噪声低。因此由相位噪声引起的时间抖动低於由公式(11)计算的结果。
%iDtV)E5l2D@4A0　图7是PLL功能框图，它包括鉴相器（或比较器）、输出级电荷泵、双模预标定器、N计数器和R计数器。N计数器由主计数器（M）和辅计数器（A）组成。EDA中国门户网站T%P6i(N.]
　　N=PM+A （A<M）　　　　　　　　　　　　　　　　　　　　(14)EDA中国门户网站}H jD z!IXPKHe
　　N计数器与双模预标定器配合工作。上电时（假设PLL已经预先编程），VCO将在需要的频率附近振荡。这个频率首先经过N（整数）分频，然后与晶振参考频率的R（整数）分频比较。
]6`cNf9`0　　如果在两个频率之间有相位差，则PLL输出电压将相应改变。例如，如果VCO频率比参考频率低，电荷泵将给环路滤波器的电容充电来提高电压。如果VCO的频率比参考频率高，电荷泵将给环路滤波器的电容放电降低电压。电压的增加导致了频率的增加，反之亦然。因此，PLL是保持VCO输出频率锁定到所需要频率的反馈回路。VCO频率与N、R和fref有关，可用下式计算：EDA中国门户网站;HW|;SDmeP)Y
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~DNIh4y d7Q~9}{0     (15)

4P/b ^'TRm-|5_5[0

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U_8B[J5}0EDA中国门户网站2u2\ |]Y;C
　　例如，如果P = 32，M = 31，A = 8，利用公式(14)计算得到N计数器为1000，如果参考频率是20 MHz，且将R计数器设置为20，根据公式(15)，VCO频率将被锁定在1000MHz。

f@DL!A%o&D'B6\_0　　参数设计
~ a2f2\\Fh t0　　精心设计、实施时钟电路可以保证时钟的最佳性能。通过挑选合适的器件、使用设计良好的电路板可以达到这个目标。表1给出了在两个不同工作频率下的推荐元器件数值。这些数值可以保证VCO将振荡频率锁定到所需要的频率，同时提供合适的输出功率。MAX2620输出频率通过外部的谐振槽路设置，它包括L1、C1、C2、C3、C4、D1。L1、C1、C2、C3、C4设置自由振荡的振荡频率。变容二极管D1对输出频率进行微调，使其锁定到所需要的频率。D1为反向偏置、电容会随著由PLL输出产生的偏置电压而变化。D1电容的改变可以对输出频率进行微调。振荡频率可以用下式计算：EDA中国门户网站*D1R,}7UWC*l

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^*LLI$s;{z0     (16)

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　　为了适应有关元件数值的公差范围、PCB、供电电压和温度变化的要求，选择D1时应保证频率的调节范围是标称频率(5%到(10%。C4将变容管耦合到调谐槽路，提高C4能够提高调谐范围。C2和C3是振荡器正常运行时所必需的反馈电容。一般C2 = 2.7pF，C3 = 1.0pF。如果输出频率1.0GHz，可以选择L1 = 5.6nH,C4 = 4.7pF，C1 = 1.0pF。
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u0　　VCO的输出必须同50 ΩADC时钟输入相匹配。可以在VCO的输出端使用一个LC网络（L2和C6）保证将最大功率传输到ADC的时钟输入端。匹配网络有一个类似带通滤波器的频率响应，进一步降低了热噪声
'KSw w}0Z"q ^0　　表1 两种不同频率情况下时钟发生器元件的推荐数值
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　　鉴相频点处PLL的脉动电荷泵输出由R和外部晶体振荡器决定的。环路滤波器用来滤除这些脉冲，为VCO提供一个恒定的直流控制电压。
K8tt f,{8z6\;bOm0　　图2中的三阶环路滤波器包括C7、C8、C9、R1和R2，可以利用简化公式17至23来计算这些元器件值：EDA中国门户网站$htp{;VN0FJ
　　环路带宽=fLoop≦fcomparartor/10　　　　　　　　　　　　　　　(17)
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　　N由公式(14)计算得到、是阻尼系数，典型值为0.707、ICP为电荷泵电流，对於MB15E07，电荷泵电流为10mA、KVCO为VCO的调谐增益或灵敏度。VCO的调谐增益由VCO槽路中使用的元器件值决定。本设计中VCO的调谐增益大约是35MHz/V。MB15E07可以通过SPITM-兼容接口编程。表2给出了工作频率为600MHz（MAX106）和1000MHz（MAX104）时的寄存器/计数器设置。EDA中国门户网站 L rtR-MP"f~8P'tru7~
　　表2　利用20MHz晶振作为参考源时，对MB15E07寄存器设置的推荐数值EDA中国门户网站b4J9?:KO,\