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ASIC

2007-07-20 16:15:13

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assertion and sv time slot region

2008-08-22 10:25:37

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SystemVerilog 事件调度图

2008-08-21 14:26:35

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利用Synopsys工具的高性能数据路径综合(待整理)

2008-05-15 17:00:21

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verilog规范,待整理

2008-05-15 16:46:59

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实用USB术语详解(转)

2008-03-24 13:20:42

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[转帖]Protel 常用元件封装

2008-01-09 17:36:27

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RVDS——ARM系统开发的首选工具(转)

2007-10-23 15:55:58

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U-Boot简介

2007-10-17 09:41:26

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读到第几句时，你会心痛～

2007-07-30 10:01:33

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论坛记录

2007-07-20 16:23:21

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引导语句“//……”在synopsys DC中的用途

2007-07-20 16:21:52

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介绍一下Synopsys的产品线

2007-07-20 16:21:11

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PCI局部总线协议的学习(1)

2007-07-20 16:20:14

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在source insight中显示verilog hdl文件

2007-07-20 16:19:27

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多时钟域设计和触发器的半稳态

2007-07-20 16:16:35

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Grey码与自然BCD码之间的相互转换

2007-07-20 16:13:29

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同步、异步服位

2007-07-20 16:06:06

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建立时间: 2007-01-02
更新时间: 2008-08-22

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