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HDL语言

  • 创建者: 昶旭
  • 创建时间: 2006-04-27 09:46:32
  • 总信息数: 212

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日志(212)

  • 38译码器仿真

    panyuxi 发表于 2007-09-07 20:52:52

    //--------------------------------------------------------------------------------------------------// File        : decoder3_8_TB.v//----------------------------...

  • 常用代码

    sunleijun 发表于 2007-08-21 16:18:21

    'timescale 1ns/1ns module test1; reg A,B,C; initial begin //激励波形描述 A = 0; B = 1; C = 0; #100 C = 1; #100 A = 1; B = 0; #100 A = 0; #100 C = 0; #100 $finish; end initial $moni...

  • 第一次

    kelvin-z 发表于 2007-08-11 17:00:53

    开业大典，冷冷清清，我是初入IT业的一只小鸟，只希望能越飞越高。

  • 出售ARM7+VGA（CPU＋高速显示）硬体架构，非常适合于显示速度高的游戏机方案

    jiashenwen 发表于 2007-08-08 18:01:06

    出售ARM7+VGA（CPU＋高速显示）硬体架构，非常适合于显示速度高的游戏机方案

  • 出售 游戏机（街机） 硬体方案

    jiashenwen 发表于 2007-08-06 15:32:54

    出售 游戏机（街机） 硬体方案，该方案已经经过大批量量产实验。方案性能介绍：1.ARM7(CPU)+FPGA(VGA)2.显示：512*240，6万色，120张全屏图/秒 丢图速度，32色索引色色盘，无色盘数限制3.街机游戏机通用的IO金手指...

  • 用编译指令注释实现选择性综合

    yym514 发表于 2007-07-29 20:38:05

    这两天做算法模块，第一次遇到了大量数据的测试。结果是反复看了WESTOR的CH07后决定把一部分测试TASK写进实例模块里而不是单独写测试文件。由于担心测试TASK也被综合，专门到QUARTUS里测试了一下，发现QUARTUS正确...

  • 用generate语句例化多个模块

    yym514 发表于 2007-07-29 20:31:01

    用generate语句例化多个实例     generate        genvar j;        for(j = 0 ; j <= INST_NUM ; j = j + 1) ...

  • GDDS 学习笔记（2） Event-Based Timing Control

    Matthew_S 发表于 2007-07-25 15:21:55

    // "GDDS" is the abbreviation for <<Verilog HDL: A Guide to Digital Design and Synthesis>> // a book writen by Samir Palnitkar. 7.3.2 Event-Based Timing Control An event is the cha...

  • 007.3.29

    guohaoguohao 发表于 2007-06-29 11:30:23

    实验报告 班级：通信０４1　　学号:37　　　姓名：郭浩 实验名称：含异步清0和同步时钟使能的加法计数器的设计 实验目的：学习计数器的设计、仿真和硬件测试，进一步熟悉VHDL设计技术 实验任务: 运用例3-21,用...

  • 基于TMS320LF2407的SVPWM死区研究 【转帖】

    fjdalian 发表于 2007-05-17 13:04:09

    对于三相全桥式变流电路，由于功率开关管的非理想开关特性，同桥臂的两开关管容易发生短路故障。为解决这一问题，通常的办法是加入一个死区时间，即在一只开关管关断后隔一段时间再开通另一只开关管。如果提前&nb...