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• ultraedit verilog 语法高亮

  acgoal 发表于 2008-02-05 21:25:02

  /L1"C/C++" Line Comment = // Block Comment n = /* Block Comment ff = */ Escape Char = \ String Chars = "' File Extensions = C CPP CC CXX H HPP AWK/Delimiters = ~!@%^&*()-+=|\/{}[]:;"'<> ,...

• Job Trends: ASIC/FPGA/CPLD/VHDL/Verilog

  lc84 发表于 2007-11-23 17:02:16

   

• 转载：电子科大tony的工作经验

  danruhai 发表于 2007-07-30 21:18:17

  在公司里的几个月，做的项目其实不多，但是收获还是有一些，我觉得收获最大的是设计理念的改变，这也是我这段时间最想总结的，我会在后面逐渐阐述。   版权所有，未经作者允许，禁止用于商业性质的转载...

• 上升沿和下降沿触发小论(转)

  danruhai 发表于 2007-07-30 20:58:22

  一些同仁提出上升沿和下降沿计数的问题，工作中也碰到一些同事问及此问题。现在我把我多年来一直采用的办法奉上，但愿对初学者有所帮助。以一个最简单的计数器为例：Port(clock:in std_logic;pulse:in std_logic;...

• 对新手的建议：先从如何成为一个合格的设计者(转)

  danruhai 发表于 2007-07-30 20:40:42

  首先从先从如何成为一个合格的设计者说起吧！初学者觉得一切都是挑战，一切都新鲜，不知从何处下手。我总结了学习EDA逻辑设计的4个步骤，请拍砖！1。 首先，应该好好学习一下FPGA/CPLD的设计设计流程。  &nb...

• 矩阵式键盘扫描程序

  霡霂 发表于 2006-08-19 18:02:01

  /*2*2键盘扫描程序*/module ffd(data_in ,CLK,EN ,key_buf,data_out );        input [1:0] data_in ; //列定义        input EN,CLK;        &nbs...

• 状态机的一种书写方式

  霡霂 发表于 2007-06-30 13:35:20

  `define S1 0`define S2 1`define S3 2`define S4 3`define S5 4`define S6 5`define S7 6`define S8 7module clk_gen2 (clk,reset,clk1,clk2,clk4,fetch,alu_clk);input clk,reset;output clk1,clk2,clk4,fetch,...

• clock divider

  霡霂 发表于 2006-08-15 01:05:06

  module clk_div( input iclk, output reg oclk);parameter clk_reg_length=5;`define length clk_reg_length reg [`length-1:0] clk_reg; always@(posedge iclk) begin  clk_reg...

• 5分频

  霡霂 发表于 2006-08-15 11:05:23

  5分频，奇数分频都可以类似这么做,只需要改div1和div2的参数。div1为奇数分频除2的余数。采用上升延和下降延分别触发不同波形，最后叠加的方式产生奇数分频。 module divfreq(clk, clk1x, rst, clk1xpose, clk1...

• Verilog的打印系统函数

  霡霂 发表于 2007-06-30 13:19:42

  Verilog本质上也是一门高级语言，因而也提供了丰富打印信息、输出信息的系统函数。Verilog提供的打印系统函数分为三类：显示/写系统函数(Display and Write tasks)脉冲选择监视系统函数(strobed monitoring tasks...

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