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verilog中task的综合问题请教各位

字体: 小 中 大 | 打印 发表于: 2008-9-05 11:11    作者: tiger86    来源: EDA中国门户网站

一般来说,在verilog中,task都是综合成为一个组合逻辑电路,我想请教各位的就是,假如在task block中,有时序的操作(跟主程序是同一时钟源),那么综合以后,会是什么样子?
再一个问题就是,启动task之后,主程序的控制权是不是就交给了task?
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最新回复

  • almer (2008-9-05 16:58:46)

    据我了解 带时序的TASK不能综合

  • system (2008-9-06 10:50:49)

    有的可以，有的不可以，所以一般不用task

  • qingchuyu (2008-9-06 16:42:29)

    function只能综合成组合逻辑
    task既可以综合成组合逻辑，也能综合成时序逻辑

  • dulianwei (2008-9-07 12:17:52)

    在仿真的时候我们提倡使用tesk and function,但是在RTL的code中我们应该尽量避免使用task.但是可以使用function.
    Function是组合逻辑部分的。而task很难说。一般在RTL中禁止使用。

  • ilove314 (2008-9-07 13:37:56)

    LZ应视开发环境而做讨论，试试不就知道了
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